2022年2022年计算机组成原理计算题 .pdf

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1、名师资料总结-精品资料欢迎下载-名师精心整理-第 1 页，共 23 页 -为什么外围设备要通过接口与CPU 相连？接口有哪些功能？（6 分）答：外围设备要通过接口与CPU 相连的原因主要有：（1）一台机器通常配有多台外设，它们各自有其设备号（地址），通过接口可实现对设备的选择。（2）I/O 设备种类繁多，速度不一，与CPU 速度相差可能很大，通过接口可实现数据缓冲，达到速度匹配。（3）I/O 设备可能串行传送数据，而CPU 一般并行传送，通过接口可实现数据串并格式转换。（4）I/O 设备的入/出电平可能与CPU 的入/出电平不同，通过接口可实现电平转换。名师资料总结-精品资料欢迎下载-名师精心

2、整理-第 2 页，共 23 页 -（5）CPU 启动 I/O 设备工作，要向外设发各种控制信号，通过接口可传送控制命令。（6）I/O 设备需将其工作状况（“忙”、“就绪”、“错误”、“中断请求”等）及时报告CPU，通过接口可监视设备的工作状态，并保存状态信息，供CPU 查询。可见归纳起来，接口应具有选址的功能、传送命令的功能、反映设备状态的功能以及传送数据的功能（包括缓冲、数据格式及电平的转换）。六、问答题（共15 分）1设 CPU 中各部件及其相互连接关系如下图所示。图中W 是写控制标志，R 是读控制标志，R1和 R2是暂存器。（8 分）WRMARR2R1ACCMDRPCIR微操作命令形成部

3、件ALU存储器内部总线 BusCPU（1）假设要求在取指周期由ALU 完成(PC)+1PC 的操作（即ALU 可以对它的一个源操作数完成加1 的运算）。要求以最少的节拍写出取指周期全部微操作命令及节拍安排。答：由于(PC)+1PC 需由 ALU 完成，因此PC 的值可作为ALU 的一个源操作数，靠控制 ALU 做 1 运算得到(PC)+1，结果送至与ALU 输出端相连的R2，然后再送至PC。此题的关键是要考虑总线冲突的问题，故取指周期的微操作命令及节拍安排如下：T0PC MAR，1RT1M(MAR)MDR，(PC)+1R2T2MDR IR，OP(IR)微操作命令形成部件T3R2 PC（2）写出

4、指令ADD#（#为立即寻址特征，隐含的操作数在ACC 中）在执行阶段所需的微操作命令及节拍安排。答：立即寻址的加法指令执行周期的微操作命令及节拍安排如下：T0Ad(IR)R1；立即数 R1T1(R1)+(ACC)R2；ACC 通过总线送ALU T2R2 ACC；结果 ACC 2DMA 接口主要由哪些部件组成？在数据交换过程中它应完成哪些功能？画出DMA工作过程的流程图（不包括预处理和后处理）答：DMA 接口主要由数据缓冲寄存器、主存地址计数器、字计数器、设备地址寄存器、中断机构和DMA 控制逻辑等组成。在数据交换过程中，DMA 接口的功能有：（1）向 CPU提出总线请求信号；（2）当 CPU

5、发出总线响应信号后，接管对总线的控制；（3）向存储器发地址信号（并能自动修改地址指针）；（4）向存储器发读/写等控制信号，进行数据传送；名师资料总结-精品资料欢迎下载-名师精心整理-第 3 页，共 23 页 -（5）修改字计数器，并根据传送字数，判断DMA 传送是否结束；（6）发 DMA 结束信号，向 CPU 申请程序中断，报告一组数据传送完毕。DMA 工作过程流程如图所示。发送主存地址传送一个字测试传送是否结束？DMA 结束是否修改地址指针和字计数器DMA 请求DMA 响应七、设计题（10 分）设 CPU 共有 16 根地址线，8 根数据线，并用MREQ作访存控制信号（低电平有效），用WR作

6、读写控制信号（高电平为读，低电平为写）。现有下列芯片及各种门电路（门电路自定），如图所示。画出CPU 与存储器的连接图，要求：（1）存储芯片地址空间分配为：最大 4K 地址空间为系统程序区，相邻的 4K 地址空间为系统程序工作区，最小16K 地址空间为用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。74138译码器DnD0RAM:1K4位 2K8位 8K8位 16K1位 4K4位ROM:2K8位 8K8位 32K8位G12BGCBA7Y6Y0Y2AGAkA0DnD0WECSRAMAmA0CSROMPD/Progr2AG2BG7Y0YG1，为控制端C,B,A 为变量控制端

7、,为输出端名师资料总结-精品资料欢迎下载-名师精心整理-第 4 页，共 23 页 -（1）主存地址空间分配：6000H 67FFH 为系统程序区；6800H 6BFFH 为用户程序区。答：（1）主存地址空间分配。（2 分）A15,A11,A7,A00000000000001111111111111110111100000000000111111111111111111111最大 4K 2K8 位 ROM2 片00000000000001111111111111110111相邻 4K 4K4 位 RAM2 片11111111111111000000000000000100111111111111

8、10000000000000000000最小 16K 8K8 位 RAM 2 片（2）合理选用上述存储芯片，说明各选几片？2）根据主存地址空间分配最大 4K 地址空间为系统程序区，选用2 片 2K8 位 ROM 芯片；（1 分）相邻的 4K 地址空间为系统程序工作区，选用2 片 4K4 位 RAM 芯片；（1 分）最小 16K 地址空间为用户程序区，选用2 片 8K 8 位 RAM 芯片。（1 分）（3）详细画出存储芯片的片选逻辑图。名师资料总结-精品资料欢迎下载-名师精心整理-第 5 页，共 23 页 -RAMG12BGCBA2AGRAMRAM8K8位8K8位4K4位RAM4K4位0Y1Y+

9、5VROM2K8位ROM2K8位&7Y&1A0A13D0WRD7A15A14MREQA12CPUD3D4A11A10&D3G1G2AG2BCBAY5Y4A14A15A12A11D7D4D0W RM R EQA13A10A9A02K8 位RO MD7D01K4 位RA MD7D41K4 位R A MD3D0A10A0A9A0A9A0&4（5 分）答：（1）根据 IR 和 MDR 均为 16 位，且采用单字长指令，得出指令字长16 位。根据105种操作，取操作码 7 位。因允许直接寻址和间接寻址，且有变址寄存器和基址寄存器，因此取 2 位寻址特征，能反映四种寻址方式。最后得指令格式为：7 2 7

10、OP M AD 名师资料总结-精品资料欢迎下载-名师精心整理-第 6 页，共 23 页 -其中OP 操作码，可完成105 种操作；M 寻址特征，可反映四种寻址方式；AD 形式地址。这种格式指令可直接寻址27=128，一次间址的寻址范围是216=65536。（2）双字长指令格式如下：7 2 7 OP M AD1AD2其中OP、M 的含义同上；AD1 AD2为 23 位形式地址。这种格式指令可直接寻址的范围为223=8M。（3）容量为 8MB 的存储器，MDR 为 16 位，即对应4M 16 位的存储器。可采用双字长指令，直接访问4M 存储空间，此时MAR 取 22 位；也可采用单字长指令，但RX

11、和 RB取 22 位，用变址或基址寻址访问4M 存储空间。六、（共 15 分）问答题1（8 分）答：（1）由于(PC)+1PC 需由 ALU 完成，因此PC 的值可作为ALU 的一个源操作数，靠控制 ALU 做 1 运算得到(PC)+1，结果送至与ALU 输出端相连的R2，然后再送至PC。此题的关键是要考虑总线冲突的问题，故取指周期的微操作命令及节拍安排如下：T0PC MAR，1RT1M(MAR)MDR，(PC)+1R2T2MDR IR，OP(IR)微操作命令形成部件T3R2 PC（2）立即寻址的加法指令执行周期的微操作命令及节拍安排如下：T0Ad(IR)R1；立即数 R1T1(R1)+(AC

12、C)R2；ACC 通过总线送ALU T2R2 ACC；结果 ACC 2（7 分）答：DMA 接口主要由数据缓冲寄存器、主存地址计数器、字计数器、设备地址寄存器、中断机构和DMA 控制逻辑等组成。在数据交换过程中，DMA 接口的功能有：（1）向 CPU 提出总线请求信号；（2）当 CPU 发出总线响应信号后，接管对总线的控制；（3）向存储器发地址信号（并能自动修改地址指针）；（4）向存储器发读/写等控制信号，进行数据传送；（5）修改字计数器，并根据传送字数，判断DMA传送是否结束；（6）发DMA 结束信号，向CPU 申请程序中断，报告一组数据传送完毕。DMA 工作过程流程如图所示。名师资料总结-

13、精品资料欢迎下载-名师精心整理-第 7 页，共 23 页 -发送主存地址传送一个字测试传送是否结束？DMA 结束是否修改地址指针和字计数器DMA 请求DMA 响应5、假设 CPU 执行某段程序时，共访问Cache 命中 2000 次，访问主存50 次。已知Cache的存取周期为50ns，主存的存取周期为200ns。求 Cache-主存系统的命中率，效率和平均访问时间。（1）Cache 的命中率为：2000/（2000+50）0.97（2）由题可知，访问主存时间是访问Cache 时间的 4 倍（200/50=4）设访问Cache 的时间为t，访问主存的时间为4t，Cache-主存系统的访问效率为

14、e，则：e=访问 Cache 的时间/平均访问时间*100=t/0.97*t+(1-0.97)*4t*100%=91.7%（3）平均访问时间为：50ns*0.97+200ns*(1-0.97)=54.5ns 假设主存容量为512KB，Cache 容量为 4KB，每个字块为16 个字，每个字32 位。Cache 地址有多少位？可容纳多少块？主存地址有多少位？可容纳多少块？在直接映射方式下，主存的第几块映射到Cache 中的第 5 块（设起始字块为第1 块）？画出直接映射方式下主存地址字段中各段的位数（1）根据 Cache 容量为 4KB（212=4K）,Cache 地址为 12 位。由于每个字3

15、2 位，则 Cache共有 4KB/4B=1K 字。因每个字块16 个字，故Cache 中有 1K/16=64 块。（2）根据主存容量为512KB（219=512K）,主存地址为19 位。由于每个字32 位，则主存共有 512KB/4B=128K 字。因每个字块16 个字，故主存中共128K/16=8192 块。（3）在直接映射方式下，由于Cache 共有 64 块，主存共有8192 块，因此主存的5，64+5，2*64+5，213-64+5 块能映射到Cache的第 5 块主存字块标记（7 位）缓存字块地址（6 位）字块内地址（6 位）设某机主存容量为16MB，Cache 的容量为 8KB。

16、每字块有8 个字，每字32 位。设计一个四路组相联映射的Cache 组织。画出主存地址字段中各段的位数。设 Cache 初态为空，CPU 依次从主存第0，1，2，99 号单元读出100 个字（主存一次读出一个字），并重复此次序读10 次，问命中率是多少？设 Cache 的速度是主存速度的5 倍，试问有Cache和无 Cache相比，速度提高多少倍？系统的效率为多少？由于每个字块中有8 个字，而且初态Cache 为空，因此CPU 读第 0 号单元时，未命中，必须访问主存，同时将该字所在的主存块调入Cache 第 0 组中的任一块内，接着CPU 读 17号单元时均命中。同理，CPU 读第 8，16

17、，96 号单元时均未命中。可见CPU 在连续读名师资料总结-精品资料欢迎下载-名师精心整理-第 8 页，共 23 页 -100 个字中共有13 次未命中，而后9 次循环读100 个字全部命中，命中率为：（100*10-13）/（100*10）0.987 设主存存取周期为5t，Cache的存取周期为t，没有 Cache的访问时间为5t*1000，有 Cache的访问时间为t（1000-13）+5t*13，则有 Cache和没有 Cache 相比，速度提高的倍数为（5t*1000）/t*(1000-13)+5t*13-1=3.75 根据命中率0.987，主存的存取周期为5t，Cache的存取周期为

18、t，得系统的效率为t/0.987*t+(1-0.987)*5t*100%=95%6、设某计算机的CPU 主频（时钟信号的频率即为CPU 主频）为8MHz，每个机器周期平均含有 2 个时钟周期，每条指令的指令周期平均有2.5 个机器周期，试问该机的平均指令执行速度为多少MIPS（每秒执行百万条指令数）?因为主频为8MHz 所以时钟周期为1/8=0.125us 又因为每个机器周期平均含2 个时钟周期所以机器周期为0.125*2=0.25us 而每条指令周期平均有2.5 个机器周期所以指令周期为0.25*2.5=0.625us 平均指令执行速度为1/0.625=1.6MIPS 若 CPU 主频不变，

19、但每个机器周期平均含4 个时钟周期，每条指令的指令周期平均有5 个机器周期，则该机的平均指令执行速度又是多少MIPS？指令周期为0.125*4*5=2.5us 所以平均指令执行速度为1/2.5=0.4MIPS 结论：机器的运行速度并不完全取决于主频，它还和其他很多因素有关。1.机器数字长为 8 位（含 1 位符号位），当 X=-127（十进制）时，其对应的二进制表示，(X)原表示，(X)反表示，(X)补表示，(X)移表示分别是多少？二进制表示为 -01111111 X原=11111111 X反=10000000 X补=10000001 X移=00000001 2.已知 x=0.1011,y=-

20、0.0101,求 x+y=?,x-y=?x补=00.1011 x补=00.1011 +y补=11.1011 +-y补=00.0101 00.0110 01.0000 x+y=+0.0110 x-y产生溢出3.用 16k8 位的 SRAM 芯片构成 64K16 位的存储器，要求画出该存储器的组成逻辑框图。存储器容量为 64K16 位，其地址线为 16 位（A15A0），数据线也是16 位（D15D0）SRAM 芯片容量为 16K 8 位，其地址线为14 位，数据线为 8 位，因此组成存储器时须字位同时扩展。字扩展采用2：4 译码器，以 16K为一个模块，共 4 个模块。位扩展采用两片串接。名师资

21、料总结-精品资料欢迎下载-名师精心整理-第 9 页，共 23 页 -4.提高存储器速度可采用哪些措施，请说出至少五种措施。措施有：采用高速器件，采用cache（高速缓冲存储器），采用多体交叉存储器，采用双端口存储器，加长存储器的字长。5.若机器字长 36 位，采用三地址格式访存指令，共完成 54种操作，操作数可在 1K地址范围内寻找，画出该机器的指令格式。6.操作码需用 6 位，操作数地址码需用10 位。格式如下 6 10 10 10 OP D1 D2 D3OP:操作码 6 位D1：第一操作数地址，10 位D2：第二操作数地址，10 位D3：第三操作数地址，10 位7.举例说明存储器堆栈的原理

22、及入栈、出栈的过程。所谓存储器堆栈，是把存储器的一部分用作堆栈区，用SP表示堆栈指示器，MSP表示堆栈指示器指定的存储器的单元，A表示通用寄存器。入栈操作可描述为（A）MSP,(SP-1)SP 出栈操作可描述为（SP+1）SP,(MSP)A 8.试画出三总线系统的结构图。名师资料总结-精品资料欢迎下载-名师精心整理-第 10 页，共 23 页 -设 CPU 共有 16 根地址线，8 根数据线，并用MREQ作访存控制信号（低电平有效）用WR作读写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K4 位 RAM，4K8 位 RAM，2K8 位 ROM，以及 74138 译码器和各种门电路，

23、如图所示。画出CPU 与存储器连接图，要求：（1）主存地址空间分配：A000HA7FFH 为系统程序区；A800H AFFFH 为用户程序区。（2）合理选用上述存储芯片，说明各选几片，并写出每片存储芯片的二进制地址范围。（3）详细画出存储芯片的片选逻辑。G12BGCBA7Y6Y0Y2AG2AG2BG7Y0YG1，为 控 制 端C,B,A 为 变 量 控 制 端,为 输 出 端74138 译 码 器&1（1）（5 分）I/O主 存 储 器存储体M A RM D RRRRRRRRRRRRCPU运 算 器M QPCCU控 制单 元IRA CCA LUX控 制 器（2）（5 分）名师资料总结-精品资料

24、欢迎下载-名师精心整理-第 11 页，共 23 页 -ACC MQ ALU X IR MDR PC MAR 32 32 32 32 32 32 16 16（3）（5 分）T0 PCMAR 1R T1 M(MAR)MDR(PC)+1 PC T2 MDRIR OP(IR)ID T0 Ad(IR)MAR 1R T1 M(MAR)MDR T2(AC)+(MDR)AC(4)（5 分）取指Ad(CMDR)CMAR OP(IR)微地址形成部件CMAR 执行Ad(CMDR)CMAR 七、设计题（共10 分）（1）根据主存地址空间分配为：（2 分）A15,A11,A7,A3,A01111111111100101

25、00000000000001012K 8 位 ROM1 片111111111101010100000000000101011K 4 位 RAM2 片111111111111010100000000001101011K 4 位 RAM2 片（2）选出所用芯片类型及数量对应 A000H A7FFH 系统程序区，选用一片2K8 位 ROM 芯片；（1 分）对应 A800H AFFFH 用户程序区，选用4 片 1K4 位 RAM 芯片。（1 分）（3）CPU 与存储芯片的连接图如图所示（6 分）G12BGCBA2AGRAM4Y5Y&1K4位RAMRAM1K4位1K4位&1ROM2K8位RAM1K4位A

26、15A14A9A0A10A13D3D0WRD4D7MREQA12A11CPU名师资料总结-精品资料欢迎下载-名师精心整理-第 12 页，共 23 页 -若某计算机的主频为800MHz，每个 CPU 周期平均包含 4 个主频周期，每个指令周期平均有 3 个 CPU 周期，问：（1）该机平均指令的执行速度为多少MIPS（百万条指令每秒）？（2）若主频提高到 1000MHz，每个 CPU 周期平均包含 2 个主频周期，采用流水线方式，每个指令周期平均为1.2 个 CPU 周期，则平均指令的执行速度又是多少 MIPS？答案:解：（1）因为机器主频为f800MHz，所以主频周期T1/(800 106)0

27、.00125(s)，每个 CPU 周期平均包含 4 个主频周期，所以CPU 周期 TCPU4 T40.00125(s)0.005(s)指令周期T指令3 TCPU3 0.0050.015(s)则指令的执行速度V11/T指令1/0.015(s)66.7(MIPS)（或 800（4 3）=66.7(MIPS)）（2）1000（2 1.2）=416.7(MIPS)设机器字长为 8 位（运算时为 9 位），已知二进制数 X101101，Y100110，试用双符号位补码求XY 和 XY 的值，要求写出计算机中的运算步骤，并指出是否有溢出。答案:X补=111010011 Y补=000100110 -Y补=1

28、11011010 X补 111010011+Y补 000100110 111111001 （无溢出）X补=111010011+-Y补=111011010 110101101 名师资料总结-精品资料欢迎下载-名师精心整理-第 13 页，共 23 页 -所以 X+Y补=111111001 X+Y=-000111 X-Y补=110101101 X-Y=-1010011 一个 32 位的微处理器，它有16 位外部数据总线，总线的时钟频率是40MHz，假定一个总线事务的最短周期是4 个时钟周期，问这个处理器的最大数据传输率是多少？如果将数据总线的宽度扩展为32 位，那么处理器的最大数据传输率提高到多少？

29、这种措施与加倍外部总线时钟频率的措施相比，哪种更好？一种单地址指令格式如下所示，其中I 为间接特征，X 为寻址模式，D 为形式地址。I，X，D 组成该指令的操作数有效地址E。设 R1为变址寄存器，R2为基址寄存器，PC 为程序计数器，请写出下表中各种寻址方式名称。OPIXD寻址方式名称 I X有效地址 E立即寻址 0 00 E=D相对寻址 0 01 E=（PC）+D变址寻址 0 10 E=（R）+D寄存寻址 0 11 E=（R）+D，D=0直接寻址 1 00 E=（D）相对间接寻址 1 01 E=（PC）+D）变址间接式 1 10 E=（R）+D）寄存器间接寻址 1 11 E=（R）+D），D

30、=0(1)立即寻址(2)相对寻址(3)变址寻址(4)寄存寻址(5)直接寻址(6)寄存器间接寻址今有 4 级指令流水线，分别完成取指、指令译码并且取数、运算、送结果四步操作。假设完成各步操作的时间依次为15ns，17ns，16ns，15ns。请问：(1)流水线操作的时钟周期应设计为多少？1)流水线的操作时钟周期 t 应按四步操作中最长时间来考虑,所以 t=100ns名师资料总结-精品资料欢迎下载-名师精心整理-第 14 页，共 23 页 -(2)若相邻两条指令 I 和 I+1 是：ADD R1，R3和 SUB R3，R5。前者完成(R1)+(R3)R3的操作；后者完成(R3)-(R5)R5的操作

31、，问是否发生数据相关？假设在硬件上不采取措施，那么第I+1 条指令要推迟多少时间进行？(3)如果在硬件设计上加以改进，至少需推迟多少时间？(3)如果硬件上加以改进(采取旁路技术),这样只需推迟1 个操作时钟周期就能得到所需数据，即t=100ns 解：(1)流水线操作的时钟周期应设计为17ns。(2)发生数据相关。假设在硬件上不采取措施，那么第 I+1 条指令要推迟两个时钟周期即 34ns进行。(3)如果硬件设计上上加以改进，例如采取内部向前技术，则可不需推迟。有一个具有 20 位地址和 32 位字长的存储器，由256K 8 位 DRAM 芯片构成。问1）该存储器能存储多少个字节的信息？2）总共

32、需要多少 DRAM 芯片？需要多少位地址作芯片选择？3）画出该存储器的组成逻辑框图。存储器容量为 64M 字，字长 64 位，模块数 m=8，分别用顺序方式和交叉方式进行组织。存储周期 T=100ns,数据总线宽度为 64 位，总线周期=20ns.问顺序存储器和交叉存储器的带宽各是多少？答案:解：信息总量：q=64 位 8=512位顺序存储器和交叉存储器读出8 个字的时间分别是：t2=mT=8 100ns=8 10-7(s)t1=T+(m-1)=100+7 20=2.4 10(s)顺序存储器带宽是：W2=q/t2=512（8 10-7）=64 107（位/S）交叉存储器带宽是：W1=q/t1=

33、512（2.4 10-7）=213 107（位/S）设机器字长为 8 位，试写出下列十进制数的原码、反码、补码和移码表示。如果是小数，则用定点小数表示；若为整数，则用定点整数表示。(1)25/128(2)38/64 答案:解：(1)设 X=(25/128)10=(110012-111)2=(0.0011001)2所以X原=X反=X补=0.0011001，X移=20+0.0011001=1.0011001名师资料总结-精品资料欢迎下载-名师精心整理-第 15 页，共 23 页 -(2)设 X=(38/64)10=(1001102-110)2=(0.100110)2所以X原=1.1001100X反

34、=1.0110011X补=1.0110100X移=0.0110100已知二进制数 X=2-101(-0.1001011)，Y=2-011 0.0101011，设阶码为 4 位（含 1 位阶符），用补码表示，尾数为8 位（含 1 位数符），用补码表示，按浮点运算方法，求 X-Y 的值，结果如需要舍入处理，用0 舍 1 入法。答案:解：阶和尾数都采用双符号位x浮=11011，11.0110101 y浮=11101，00.0101011-y浮=00011，11.1010101 对阶 E补=Ex补+-Ey补=11011+00011=11110可见 E=-2，将 Mx右移 2 位，x浮11101，11.

35、11 01101(01)尾数进行减运算相减11.1101101(01)+11.1010101-11.1000010(01)结果规格化并进行舍入处理x-y浮=11101,11.1000010(01)左规 x-y 浮=11100,11.0000100(1)溢出检查由于两位阶符为 11，不是 01，因此无溢出。最终的结果为x-y=2-100(-0.1111011)已知二进制数 x0.1011，y0.1101，用原码一位乘法求xy 的值，要求写出计算机中的运算步骤。答案:解：x原=1.1011，y原=0.1101计算过程如下：名师资料总结-精品资料欢迎下载-名师精心整理-第 16 页，共 23 页 -

36、P4=0.10001111,zs=10=1故x y原=1.10001111所以：x y=0.10001111已知二进制数 X=20100.101011，Y=2011(0.110101)，设阶为 5 位（包括2 位阶符），用补码表示，尾数为8 位（包括 2 位尾符），用补码表示，按浮点运算方法，求 X+Y 的值，运算过程阶和尾数均用双符号进行。要求写出机器的运算步骤。答案:解：x 和 y 的浮点机器数（阶和尾数均用补码表示）x浮11110，00.101011y浮11101，11.001011 求阶差E补Ex补+-Ey补111100001100001可见E1，将 My右移 1 位，y浮11110，

37、11.100101(1)尾数相加。Mx补00.101011+My补11.100101(1)00.010000(1)Mx+My补应左规，阶码减 1。即xy补11101，00.100001 溢出检查运算结果的阶小于所能表示的最大阶，所以无溢出。所以xy2-11(0.100001)有一个具有 20 位地址和 32 位字长的存储器，问：名师资料总结-精品资料欢迎下载-名师精心整理-第 17 页，共 23 页 -1）该存储器能存储多少个字节的信息？2）如果存储器由 256K8 位 SRAM 芯片组成，需要多少芯片？3）需要多少位地址作芯片选择？答案:解：1）220=1M，该存储器能存储的信息为：1M 3

38、2/8=4MB。2）（1024K/256K）（32/8）=16（片）；3）1024K/256K=4，故需要 2 位地址作为芯片选择。若某计算机的指令系统可分为I1、I2、I3、I4、I5 和 I6 等 6 种类型的指令，这6 种指令的指令周期分别是4ns、5ns、3ns、7ns、6ns 和 8ns，在程序出现的频度（概率）分别是 15%、12%、30%、8%、20%和 15%，求该机的平均指令执行时间是多少 ns，平均运算速度为多少MIPS（百万条指令每秒）？答案:解：平均运算时间：T=4 15%+5 12%+3 30%+7 8%+6 20%+8 15%=5.06(ns)平均运算速度：v=1/

39、T=1/(5.0610-9)10-3=197.6(MIPS)已知 X=0.1001 和 Y=0.1111,用变形补码计算 X+Y 和 X-Y,同时指出运算结果是否溢出。答案:解：x=0.1001 y=0.1111X补00.1001,Y补11.0001,-Y补00.1111 X+Y补00.1001+11.0001 11.1010 无溢出X+Y-0.0110 X-Y补00.1001+00.1111 01.1000 溢出X-Y+1.1000 1 某指令流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEM）和写回寄存器堆（WB）5 个过程段，各功能段所用的时间分别为120ns、80ns、90

40、ns、100ns和 60ns。今有 40 条指令流过此流水线，试求流水线的时钟周期和加速比。答案:解：流水线的时钟周期T=max120，80，90，100，60=120ns 加速比 C=40*（120+80+90+100+60）/(5+40-1）*120=3.41 名师资料总结-精品资料欢迎下载-名师精心整理-第 18 页，共 23 页 -1、加法指令（ADD）（1）ADD R1,R2 执行过程如下：1)送地址：PC MAR 2)计算下一条地址：PC+1 PC 3)取指令：DBUS MDR，MDR IR 4)取第一个操作数：R1Y 5)取第二个操作数并执行运算：R2+Y Z 名师资料总结-精品

41、资料欢迎下载-名师精心整理-第 19 页，共 23 页 -6)送结果：ZR1（2）ADD R1,(R2)执行过程如下：1)送地址：PC MAR 2)计算下一条地址：PC+1 PC 3)取指令：DBUS MDR，MDR IR 4)取第一个操作数：R1Y 5)取第二个操作数并执行运算：R2MAR,DBUS MDR,MDRB,B+YZ 6)送结果：ZR1（3）ADD（R1）,R2 执行过程如下：1)送地址：PC MAR 2)计算下一条地址：PC+1 PC 3)取指令：DBUS MDR，MDR IR 4)取第一个操作数：R1MAR,DBUS MDR,MDRY 5)取第二个操作数并执行运算：R2+Y Z

42、 6)送结果：R1MAR,Z MDR（4）ADD（R1）,（R2）执行过程如下：1)送地址：PC MAR 2)计算下一条地址：PC+1 PC 3)取指令：DBUS MDR，MDR IR 4)取第一个操作数：R1MAR,DBUS MDR,MDRY 5)取第二个操作数并执行运算：R2MAR,DBUS MDR,MDRB,B+YZ 6)送结果：R1MAR,Z MDR 2、减法指令（SUB）（1）SUB R1,R2（2）SUB R1,(R2)（3）SUB（R1）,R2（4）SUB（R1）,（R2）只需要将ADD的第五步中的“+”改成“-”即可。3、跳转指令（JMP）（1）JMP offs执行过程如下：1

43、)送地址：PC MAR 2)计算下一条地址：PC+1 PC 3)取指令：DBUS MDR，MDR IR 4)取 PC：PCY 5)取偏移量并执行运算：Y+IR(地址段)Z 6)送结果：ZPC（2）JMP#1000H 执行过程如下：名师资料总结-精品资料欢迎下载-名师精心整理-第 20 页，共 23 页 -1)送地址：PC MAR 2)计算下一条地址：PC+1 PC 3)取指令：DBUS MDR，MDR IR 4)取 PC：PCY 5)取偏移量并执行运算：Y+1000H Z 6)送结果：ZPC（3）JMP R1 执行过程如下：1)送地址：PC MAR 2)计算下一条地址：PC+1 PC 3)取指

44、令：DBUS MDR，MDR IR 4)取 PC：PCY 5)取偏移量并执行运算：Y+R1 Z 6)送结果：ZPC（4）JMP（R1）执行过程如下：1)送地址：PC MAR 2)计算下一条地址：PC+1 PC 3)取指令：DBUS MDR，MDR IR 4)取 PC：PCY 5)取偏移量并执行运算：R1MAR,DBUS MDR,MDRB,Y+BZ 6)送结果：ZPC 设计题用 4K*8 的存储器芯片构成16的存储器，地址线为，请设计。方法一：采用位扩展1、需要几片芯片？2、数据线有哪几位？3、加至各芯片的地址线？4、画出该存储器逻辑结构图？4K*8WE*ACE*D4K*8WE*ACE*D4K*

45、8WE*ACE*D4K*8WE*ACE*DMREQ*R/W*A11A0D31D0D7D0D15D8D23D16D31D24方法二：采用字扩展名师资料总结-精品资料欢迎下载-名师精心整理-第 21 页，共 23 页 -、需要几片芯片？2、数据线有哪些？3、加至芯片上的地址线有哪几位？4、用来译码的地址有哪几位？5、用来寻址的地址线有哪几位？6、画出该存储器的结构图？4K*8WE*ACE*D4K*8WE*ACE*D4K*8WE*ACE*D4K*8WE*ACE*DMREQ*R/W*A11A0D7D0D7D0D7D0D7D0D7D0A13A12名师资料总结-精品资料欢迎下载-名师精心整理-第 22 页，共 23 页 -名师资料总结-精品资料欢迎下载-名师精心整理-第 23 页，共 23 页 -