2022年通信原理试题 .pdf
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1、Eda试题一、概念题(18 分)1、实验用的可编程器件FLEX10K10 内部门数是(D )。(A)6000 (B)8000 (C)3000 (D)10000 (2 分)2、VHDL英文全称是:Very-High-Speed Integrated Circuit HardwareDescription Language 超高速集成电路硬件描述语言(2分)3、我们 EDA实验用的软件平台是(max+plus2 )。(2 分)4、图标 a b 的功能分别是,a:编译 b:时间分析(4 分)5、IF-THEN-ELSE 语句是(顺序),WHEN-ELSE 语句是(顺序),WITH-SLECT-WHE
2、N语句是(并行),FOR-LOOP 语句是(顺序)。(8 分)(A)顺序语句(B)并行语句(C)调用语句(D)并行语句二、简述题(12 分)1、简述 BUFFER 和 INOUT在用法上的区别。(4 分)INOUT为输入输出双向端口,即从端口内部看,可以对端口进行赋值,即输出数据。也可以从此端口读入数据,即输入。BUFFER 为缓冲端口,功能与INOUT类似,区别在于当需要读入数据时,只允许内部回读内部产生的输出信号,即反馈。举个例子,设计一个计数器的时候可以将输出的计数信号定义为BUFFER,这样回读输出信号可以做下一计数值的初始值,buffer顾名思义就是缓存,它是作为输出使用的,因为在模
3、块内,是不可以将输出赋值给其他信号的,例如定义b:out std_logic;我们现在要将b 赋值给信号 a,就 会 出 错,但 是 如 果b的 类 型 为buffer就 可 以 执 行 操 作;inout是双向端口,即可以作为输入也可以作为输出,跟buffer的作用完全不同,要注意的是inout 类型的数据在不作为输入使用时必须被置为高阻“Z”状态,否则它作为输出的功能将不能正确执行2、简述实体和结构体各自的职能和它们之间的联系。(4 分)实体:声明到其实体及其设计的接口,即定义本设计的输入/出端口结构体:定义了实体的实现。即电路的具体描述名师资料总结-精品资料欢迎下载-名师精心整理-第 1
4、 页,共 12 页 -所有能被仿真的实体都由一个结构体描述,结构体描述实体的行为功能。即设计的功能,是实体中的具体逻辑。一个实体可以有多个结构体,一种结构体可能为行为描述,而另一种结构体可能为设计的结构描述或数据通道的描述3、语句:TYPE m_state IS (st0,st1,st2,st3,st4,st5);SIGNAL present_state,next_state:m_state;分别是什么语句?在此,描述的是什么含义?(4 分)信号 present_state,next_state 的数据类型定义为m_state 他们的取值范围是可以枚举的,即从 st0-st5 共六种,这些状态
5、代表六组唯一的二进制数值三、器件描述和功能判定(15 分)1、写出图 1 器件的实体描述,并估计器件功能(5 分)。entity decoder isport(adrin:in std_logic_vector(2 downto 0);deout:out std_logic_vector(7 downto 0);end decoder;三八译码器2、某器件结构体描述如下。(10 分)(1)试判定器件功能(4 分);(2)试用 CASE WHEN语句对结构体改写(6 分)。,ARCHITECTURE archAA OF AA IS begin PROCESS(s,a0,a1,a2,a3)q07
6、d02 en 名师资料总结-精品资料欢迎下载-名师精心整理-第 2 页,共 12 页 -begin if s=00 then y=a0;elsif s=01 then y=a1;elsif s=10 then y=a2;else yytyyy=“a3”;End Case;四、分析下例程序,给带“*”的语句加上注释,给出设计的结果。(35 分)程序 1(10 分)library ieee;use ieee.std_logic_1164.all;entity py is port (db:in std_logic_vector(7 downto 0);*db 为输入端口范围是从0-7 e_num,
7、o_num:out std_logic);*e_num,o_num 为输出端口end py;architecture behave of py is begin process(db)variable tmp:std_logic;*在进程中定义的变量begin tmp:=0;变量赋初值*for i in 0 to 7 loop tmp:=tmp xor db(i);*变量赋值,将tmp 与 db 异或之后的值赋给tmp end loop;结束循环*o_num=tmp;将 tmp 赋给 0_num*e_num=not tmp;*将 tmp 非赋给 e_num end process;end be
8、have;该程序设计的是:名师资料总结-精品资料欢迎下载-名师精心整理-第 4 页,共 12 页 -8 位奇偶校验电路程序 2(12 分)library ieee;use ieee.std_logic_1164.all;ENTITY fou_b ISPORT(clk :IN std_logic;x,reset:IN std_logic;z:out std_logic );END fou_b;ARCHITECTURE behave OF fou_b IS signal state:std_logic_vector(1 downto 0);constant sa:std_logic_vector(
9、1 downto 0):=00;*constant sb:std_logic_vector(1 downto 0):=01;*constant sc:std_logic_vector(1 downto 0):=10;*constant sd:std_logic_vector(1 downto 0):=11;*BEGIN PROCESS(clk,reset)BEGIN IF reset=1 THEN state IF x=0 THEN state=sb;*else state IF x=1 THEN state =sc;*else state IF x=1 THEN state =sd;*els
10、e state IF x=1 THEN state=sa;*else state state if x=1 then z=1;else z z=0;*end case;end if;end process;END behave;(1)该设计描述的是:有限状态机(2)请画出该程序描述的状态转换图名师资料总结-精品资料欢迎下载-名师精心整理-第 6 页,共 12 页 -程序 3(13 分)LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;entity decoder_e is port (A:in st
11、d_logic_vector(2 downto 0);en:in std_logic;Y:out std_logic_vector(7 downto 0);end decoder_e;Architecture behave of decoder_e is 0/1/1/sa 1/0/0/0/sb sc sd x/z 1/RESET 名师资料总结-精品资料欢迎下载-名师精心整理-第 7 页,共 12 页 -signal sel:std_logic_vector(3 downto 0);*定义信号量 4 位 Begin sel(0)=en;*sel(1)=A(0);*sel(2)=A(1);*sel
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