集成电子技术基础教程-第二篇第4章(12-1).ppt

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1、集成电子技术基础教程,2003 2004学年第1学期,第二篇 数字电路和系统,第四章 集成触发器和时序逻辑电路,2.4.8 用PLD器件设计时序逻辑电路,在第三章时，已介绍过PLD器件，那时是用可编程的“与”阵列和“或”阵列实现各种组合逻辑电路。,时序电路的核心器件为寄存器。当用PLD设计时序逻辑电路时，必须选用包含寄存器的PLD器件。,在低密度PLD的基本结构中，寄存器主要设置在输出电路中，通常称包含寄存器的低密度PLD器件为时序型PLD器件 。,应用最广泛的低密度时序型PLD器件为GAL器件。,一、通用阵列逻辑器件GAL,GAL16V8器件电路图,GAL16V8器件特点,GAL器件和PAL

2、器件一样也是由可编程的与阵列和固定的或阵列构成。,每个输出端采用了可编程的逻辑宏单元OLMC (Output Logic Micro Cell) 。,GAL16V8器件的与阵列中有8个专用输入变量，8个反馈变量，共有64个与项构成。,输出由8个OLMC单元构成，进入每个OLMC单元的乘积项为8个，相应的或阵列有8个，每个或阵列的规模为8个与项。,1脚和11脚直接进入OLMC单元用于配置OLMC单元的结构,OLMC单元的结构,OLMC的工作模式有5种，在结构控制字中主要由可编程系数SYN（对OLMC单元12和单元19而言）、AC0、AC1（n）、AC1（m）和XOR（n）的状态决定 。,专用输入

3、方式结构： SYN=1，AC0=0，AC1=1,输出三态门输出高阻态，I/O只能作为输入使用，作为送到相邻的输入信号。,专用组合型输出结构： SYN=1，AC0=0，AC1=0,此时输出三态门为选通状态，电路为一个组合输出电路。XOR=0 ，输出为低电平有效； XOR=1 ，输出高电平有效。,输出三态门由第一乘积项选通，输出信号同时反馈到“与”逻辑阵列的输入线上。,反馈组合型输出结构： SYN=1，AC0=1，AC1=1,寄存器输出结构： SYN=0，AC0=1，AC1=0,异或门输出经过D触发器输出，其中 反馈至“与”阵作为输入。,乘积项控制输出组合型结构： SYN=0，AC0=1，AC1=

4、1,GAL器件具有灵活的输出电路结构。在实际应用中，开发软件会根据用户的要求自动配置。因此，时序型的GAL器件也完全能代替组合型的PAL器件。,此时异或门输出不经过触发器，而是直接送到输出端。,二、用PLD器件实现时序逻辑电路,【例2.4.6】试用GAL16V8设计一个具有同步清零、同步置数和保持功能的8421编码的十进制可逆计数器。,解：待设计的8421BCD码十进制可逆计数器框图和功能表为：,该计数器的ABEL语言如下：,将该ABEL语言编译仿真后，其波形如图。,【例2.4.7】用GAL16V8设计一个111序列脉冲检测器,解：先定义序列脉冲检测器可能出现的状态：,111序列脉冲检测器状态

5、转移图,111序列脉冲发生器的ABEL-HDL语言描述,MODULE SEQUENCE 定义模块名 CLKPIN; 定义输入/输出信号 XPIN; YPIN; Q1,Q0 NODE ISTYPE REG; 定义中间信号 Q=Q1,Q0; 定义集合 S0=0,0; S1=0,1; S2=1,0; S3=1,1; EQUATIONS 方程描述 Q.CLK=CLK; 触发器的点扩展 Y=Q1 MOORE型输出 STATE_DIAGRAM Q 逻辑功能的状态描述,STATE S0:IF X THEN S1 ELSE S0; STATE S1:IF X THEN S2 ELSE S0; STATE S2:IF X THEN S3 ELSE S0; STATE S3:IF X THEN S3 ELSE S0; TEST_VECTORS(CLK,X-Y) 测试逻辑功能 .C.,0-.X.; .C.,1-.X.; .C.,0-.X.; .C.,1-.X.; .C.,1-.X.; .C.,0-.X.; REPEAT 10 .C.,1-.X.; .C.,0-.X.; .C.,1-.X.; END,111序列脉冲发生器的仿真结果：,