2022年在TIMEQUEST约束PLL输出方法推荐 .pdf
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1、在 TIMEQUEST 约束 PLL输出有两个方法.参考例子:INCLK:27Mhz C0:37.125MHz C1:74.25MHz C2:148.5MHz C3:49.5MHz-方法一直接于 SDC文件编写时钟输入,然后用 Altera 特有的自动生成语句,约束 PLL输出SDC 文件语法:create_clock-name CLK_27-period 37.037 get_ports CLK_27 derive_pll_clocks 注:需要用 get_ports,因为是 FPGA管脚直接输入.结果会是:-方法二用标准的 create_generated_clock语法约束 PLL输出,
2、这方法需要另外生成母板,名师资料总结-精品资料欢迎下载-名师精心整理-第 1 页，共 3 页 -然后转贴过去顶层SDC文件.步骤一如方法一,先给 TIMEQUEST 自动生成 PLL输出编译报告SDC文件:create_clock-name CLK_27-period 37.037 get_ports CLK_27 derive_pll_clocks 步骤二在 TIMEQUEST CONSOLE窗口输入命令write_sdc-expand test.sdc 其中”test.sdc”可随意改动.步骤三工程活页夹里打开 test.sdc,copy Create Generated Clock 的约束语句.名师资料总结-精品资料欢迎下载-名师精心整理-第 2 页，共 3 页 -步骤四把 created_generated_clock的语句贴到顶层 SDC文件,时钟名字(-name)可按需要修改,并必须把先前的 derive_pll_clocks屏掉.#derive_pll_clocks 步骤五TimeQuest分析结果如下.跟方法一的差别是Clock Name 一项可以自行设定,方便往后重复调用名师资料总结-精品资料欢迎下载-名师精心整理-第 3 页，共 3 页 -
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