基于VHDL的IIR数字滤波器的设计说明.doc

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1、毕业设计说明书学生学 号170602045院(系)物理与电子电气工程学院专业电子信息科学与技术题 目基于VHDL的IIR数字滤波器的设计指导教师 教授/硕士2010年5月摘 要:本课题采用一种基于VHDL的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理与设计方法，然后通过QUARTUS的设计平台，采用自顶向下的模块化设计思想将整个IIR数字滤波器分为：时序控制、延时、补码乘加和累加四个功能模块。分别对各模块采用VHDL进行描述后，进行了仿真和综合。仿真结果表明，本课题所设计的IIR数字滤波器运算速度较快,系数改变灵活，有较好的参考价值。关键词：电子设计自动化，IIR数字滤波器（无

2、限长冲激响应），现场可编程门阵列，硬件描述Abstract: A kind of IIR digital filter design method was introduced in the paper, which is based on FPGA. By used the design plant of QUARTUS, we adopt blocking method named “Top-down ” and divide the entire IIR digital filter into four blocks, which are Clock control, Time dela

3、y, Multiply-addition and Progression. After described with VHDL, we do emulate and synthesis to each block. The result shows that, the introduced IIR digital filter runs fast, and the coefficient changes agility. It has high worth for consulting.Keywords:electronic design automation, iir digital fil

4、ter, field programmable gate array, veryhigh speed integrated circuit hardware descriptionlanguage (VHDL)28 / 29目 录1. 序言32.IIR数字滤波器与其硬件实现方法32.1 IIR数字滤波器概念32.2 IIR数字滤波器的硬件实现方案53. EDA技术和可编程逻辑器件83.1 电子设计自动化EDA技术83.2 可编程逻辑器件93.3 硬件描述语言VHDL与数字系统设计方法94. IIR数字滤波器的设计与仿真结果分析104.1 各模块的设计与仿真结果分析104.2 IIR数字滤波器的

5、仿真与结果分析14结束语18参考文献19致20附录1 各模块VHDL程序211. 序 言随着EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制与计算机应用等领域的重要性日益突出。这些技术的使用使得现代电子产品的体积减小、性能增强、集成化程度提高，与此同时其可编程能力也得以提高。在使用EDA进行电子设计时，设计人员可按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，采用硬件描述语言（DHL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件。VHDL语言是EDA设计中常用的一种IEEE标准语言，其具有覆盖面广、描述能力强、可读性好、支持大规模设计与

6、逻辑单元利用等优点，因此受到越来越多的电子工程师的青睐。本次设计采用EDA技术中的模块化设计思想，就IIR数字滤波器中的一些关键电路进行设计,主要容包括：时序控制模块、延时模块、补码乘加模块、累加模块和IIR数字滤波器的顶层设计。分别对各模块采用VHDL进行描述后，进行了仿真和综合，取得了较好的设计效果。实验结果表明，本课题所设计的IIR数字滤波器具有运算速度快,系数改变灵活方便等特点。2.IIR数字滤波器与其硬件实现方法2.1 IIR数字滤波器概念数字滤波器是完成信号滤波处理功能的，用有限精度算法实现的离散时间线性非时变系统。输入一组数字量，通过运算输出的是另一组数字量。数字滤波器具有稳定性

7、好、精度高、灵活性大等突出优点。随着数字技术的发展，用数字技术设计滤波器的功能越来越受到人们的注意和广泛的应用。2.1.1 IIR数字滤波器的原理一个数字滤波器的系统函数可以表示为：= (1.1.1)直接由得出表示输入输出关系的常系数线性差分方程为： (1.1.2)式中、为滤波系数，当均为零时，该滤波器为FIR数字滤波器，当不均为零时，则为IIR数字滤波器。与FIR数字滤波器相比，IIR数字滤波器可以用较低的阶数获得高的选择性，所用的存储单元少，成本低、信号延迟小，并且IIR数字滤波器可以借助于模拟滤波器的设计成果，设计工作量相对较小，为此，本文就IIR数字滤波器进行相关讨论。2.1.2 II

8、R数字滤波器的基本结构IIR数字滤波器有直接型、级联型和并联型三种基本结构。由IIR数字滤波器的N阶差分方程(1.1.2)式可知，设M=N=2，则网络结构如图1-1所示。a0x(n)y(n)a1z-1b0a2z-1b1图1-1 直接型结构2.1.3 IIR数字滤波器的设计方法IIR数字滤波器的设计方法通常有模拟转换法、零极点累试法和优化设计法。1. IIR数字滤波器的模拟转换设计法利用模拟滤波器成熟的理论和设计方法来设计IIR数字滤波器是经常使用的方法。设计过程是：按照技术要求设计一个模拟滤波器，得到滤波器的传输函数，再按一定的转换关系将转换成数字滤波器的系统函数。将传输函数从s平面转移到z平

9、面的方法有多种，但工程上常用的是脉冲响应不变法和双线性变换法。2. IIR数字滤波器的零极点累试法上述介绍的模拟转换设计法实际上是数字滤波器的一种间接设计方法，而且幅度特性受到所选模拟滤波器特性的限制。例如巴特沃斯低通幅度特性是单调下降，而切比雪夫低通特性带或带外有上、下波动等，对于要求任意幅度特性的滤波器，则不适合采用这种方法。下述介绍的在数字域直接设计IIR数字滤波器的设计方法，其特点是适合设计任意幅度特性的滤波器。在IIR数字滤波器的直接设计法中零极点累试法较为常用，设单位脉冲响应的零极点表达式为 （1.1.3）按照（1.1.3）式，系统特性取决于系统零极点的分布，通过分析，我们知道系统

10、极点位置主要影响系统幅度特性峰值位置与其尖锐程度，零点位置主要影响系统幅度特性的谷值位置与其凹下的程度；且通过零极点分析的几何作图法可以定性地画出其幅度特性。上面的结论与方法提供了一种直接设计滤波器的方法。这种设计方法是根据其幅度特性先确定零极点位置，再按照确定的零极点写出其系统函数，画出其幅度特性，并与希望的进行比较，如不满足要求。可通过移动零极点位置或增加（减少）零极点，进行修正。3.优化设计法IIR 数字滤波器除模拟转换设计法和零极点累试法外，还有一种直接在频域或者时域中进行设计，联立方程后需要计算机作辅助运算的方法，即所谓的优化设计法。2.2 IIR数字滤波器的硬件实现方案滤波器的实现

11、主要包括两大类：DSPTMS320系列芯片的实现和ISP器件的实现（主要包括FPGA和CPLD）。其中利用DSPTMS320系列芯片实现滤波时速度较慢，而利用ISP器件实现时，其运算速度比DSP器件要快好多倍。FPGA的实现包括其自带的核的实现方法和自编程实现方法。核的实现方法虽然好用并且结构缜密，但一般情况下使用的权限都会受到注册购买的限制，因此基于FPGA的自编程实现方法成了滤波器实现的首选。1.方案一：直接相乘累加式对于二阶的IIR数字滤波器，其传递函数为： (1.2.1)滤波器信号流图见图1-1，在第n时刻，是当时的输入样本； 是n时刻的IIR滤波器的输出： (1.2.2)因此，可以用

12、硬件乘法器和硬件加法器来实现乘法和加法。由式(1.2.2)可以看出，按照这种设计方法，要用到5个乘法器和6个加法器。对于FPGA的设计来说，这种方法的缺点是比较耗费资源。2.方案二：基于ROM查表法的VHDL结构化设计采用ROM查表的方法，主要是为了避免使用硬件乘法器。二阶IIR的一般表示形式为： (1.2.3)其中是输入序列，是输出序列，和是系数。假设输入序列为位2的补码，并以定点表示，并1,对于可以表示为：(1.2.4)式中：k表示的第位，上标为0的是符号位，因此可以定义一个5bit为变量的函数F为： (1.2.5)由此可以得到：- (1.2.6)由于F函数仅有32种可能取值，因此可以设计

13、一个32*b位的ROM构成的如图1-2描述的基于ROM的实现结构。数据输入串行移入SR1和SR2，由抽头处得到，每计算出一个值后，便并行加载到SR3中，然后串行移入SR4，并在抽头处得到和。ROM的输入地址由组成。按此方法设计的优点是避免了占主要运算量的乘法运算，节省了FPGA的硬件资源，缺点与FIR滤波器利用ROM方法设计一样，即使用不够灵活。当系数发生变化时，更改ROM的数据十分不便，特别是当阶数比较大时，ROM的数据较多，程序外的运算量也很大，修改数据更为不方便图1-2 基于ROM的实现结构3.方案三：基于ROM查表法的改进型设计此方法结合了直接相乘累加式和ROM查表法的优点，使得设计灵

14、活，设计周期短，节省资源。二阶IIR的一般表示形式为： (1.2.6)这里是输入序列，是输出序列，和是系数。设输入序列为位2的补码，并以定点表示，并1,对于可以表示为：(1.2.7)式中：k表示的第位，上标为0的是符号位，因此可以定义一个5bit为变量的函数为： (1.2.8)同理可得： (1.2.9)由此可以得到： (1.2.10)令，可以推出： (1.2.11)从式(1.2.11)中可以看出，可以用一个五路8位*1位乘法器在8个时钟周期实现上述算式。其加法可以直接调用软件的库实现。本方案实现结构如图1-3所示。X(n)Y(n-1)Y(n-2)X(n-1)X(n-2)输入b0kb1ka0ka

15、2ka1k输出Y(n)累 加 器图1-3 改进型实现框图图1-3中的作为FPGA接口上的A/D器件的转换数据输入寄存器，各寄存器的数据与各自的系数的最高位相乘后，送入累加器相加，并且其和向左移一位，以实现乘2运算。下一个时钟，寄存器数据与其系数的次高位相乘，再送入累加器与其数据相加，再左移一位。接下的6个时钟进行类似的操作。第8个时钟后，累加器将其数据输出，即，并对累加器清零，同时将寄存器数据送入寄存器，将寄存器数据送入寄存器，同理，。接着再进行下一次运算。对上述三种方法相比较而言，方案三实现较为方便简洁，在节省了FPGA硬件资源的同时，使得设计灵活，设计周期大为缩短，故本设计在方案三为基础上

16、作改进后，来实现IIR数字滤波器的。3. EDA技术和可编程逻辑器件3.1 电子设计自动化EDA技术EDA是Electronic Design Automation的缩写，意为电子设计自动化，即利用计算机自动完成电子系统的设计。回顾近30年的电子设计技术的发展历程，可将EDA技术分为三个阶段:七十年代为CAD(Computer Aide Design)阶段。这个阶段主要分别研制了一个个单独的软件工具，主要有电路模拟、逻辑模拟、版图编辑、PCB布局布线等，通过计算机的使用，从而可以把设计人员从大量繁琐、重复的计算和绘图工作中解脱出来。八十年代为CAE阶段。这个阶段在集成电路与电子系统方法学，以与

17、设计工具集成方面取得了众多成果，与CAD相比，除了纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。九十年代为EDA阶段，尽管CAD/CAE技术取得了巨大的成功，但在整个设计过程中，自动化和智能化程度还不高，各种EDA软件界面千差万别，学习实用困难直接影响到设计环节间的衔接。基于以上不足，人们开始追求贯穿整个设计过程的自动化，即电子系统设计自动化。3.2可编程逻辑器件可编程阵列逻辑器件PAL(Programmable Array Logic)和通用阵列逻辑器件GAL(Generic Array Logic)都属于简单PLD。随着技术的

18、发展，简单PLD在集成度和性能方面的局限性也暴露出来。其寄存器、I/O引脚、时钟资源的数目有限，没有部互连，因此包括复杂可编程逻辑器件CPLD(Complex PLD)和现场可编程门阵列器件FPGA(Field Programmable Gate Array)在的复杂PLD迅速发展起来，并向着高密度、高速度、低功耗以与结构体系更灵活、适用围更广阔的方向发展。FPGA具备阵列型PLD的特点，结构又类似掩膜可编程门阵列，因而具有更高的集成度和更强大的逻辑实现功能，使设计变得更加灵活和易实现。相对于 CPLD,它还可以将配置数据存储在片外的EPROM或者计算机上，设计人员可以控制加载过程，在现场修改

19、器件的逻辑功能，即所谓的现场可编程。所以FPGA得到了更普遍的应用。3.3硬件描述语言VHDL与数字系统设计方法3.3.1 硬件描述语言VHDL简介硬件描述语言(VeryHigh Speed Integrated Circuit Hardware DescriptionLanguage, VHDL)是一种用于设计硬件电子系统的计算机语言，包括系统行为级、寄存器传输级和逻辑门级多个设计层次，支持结构、数据流、行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件描述语言的功能。它主要用于描述数字系统的结构、行为、功能和接口，非常适用于可编程逻辑芯片的应用设计。与其它的HDL相比，VHDL

20、具有更强大的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。3.3.2 利用VHDL设计数字系统利用VHDL语言设计数字系统硬件电路，与传统的设计方法相比，具有以下优点:1.采用自顶向下(TOP-DOWN)的设计方法。自顶向下是指从系统总体要求出发，在顶层进行功能方框图的划分和结构设计。由于设计的主要仿真和调试过程在高层次上完成，这一方面有利于提高了设计的效率。2.降低了硬件电路的设计难度。在使用VHDL语言设计硬件电路时，可以免除编写逻辑表达式或真值表的过程，使得设计难度大大下降，从而也缩短了设计周期。3.主要设计文件是用VHDL语言编写的源程序。在传统的硬件电路设计中，最后形

21、成的主要文件是电路原理图，而采用VHDL语言设计系统硬件电路时主要的设计文件是VHDL语言编写的源程序。4.方便ASIC移植。VHDL语言的效率之一，就是如果你的设计是被综合到一个FPGA或CPLD的话，则可以使你设计的产品以最快的速度上市。当产品的产量达到相当的数量时，采用VHDL进行的设计很容易转换成专用集成电路来实现。所以本次设计采用利用VHDL语言的数字系统设计方法。4. IIR数字滤波器的设计与仿真结果分析4.1 各模块的设计与仿真结果分析本课题在实现方案三的基础上，结合参考文献4-6将IIR滤波器的硬件系统分为四个模块：时序控制、延时、补码乘加和累加模块。以下就各个模块的实现与仿真

22、作简要的分析。4.1.1 时序控制模块的设计与仿真结果分析时序控制模块主要用来产生对其它模块的时序控制信号。模块的符号如图3-1(a)所示，输入信号CLK是时钟信号，RES是复位信号，CLK_REG与CLK_REGBT是输出信号。图3-1(a) 时序控制模块图图3-1(b) 时序控制模块仿真图时序控制模块仿真如图3-2(b)所示，其中counter为程序部计数信号，在clk的上升延到来时，counter以6个时钟为周期开始进行计数，clk_regbt每隔6个时钟输出一个低电平，clk_reg则每隔6个时钟后输出一个高电平。输出的两个时钟信号正好控制延时模块、补码乘加模块和累加模块的模块的运行。

23、符合设计要求。时序控制模块程序见附录1。4.1.2 延时模块的设计与仿真结果分析延时模块的符号如图3-2(a)所示，其主要作用是在clk时钟作用下将差分方程的各、值延迟一个时钟,以实现一次延时运算，即当输入为xn和yn时，经过一次延时后其输出分别为x(n-1)和y(n-1).其中yout是反馈输入信号,xn是输入信号。程序见附录二。3-2(b) 延时模块仿真图延时模块仿真图如图3-2(b)所示，由图3-4可以看出当输入的xn、yout都为时，在时钟信号上升沿的作用下产生延时，经第一个时钟后x0、x1、x2、y0、y1的值分别为10，0，1，0。经第二个时钟后x0、x1、x2、y0、y1的值分别

24、为2，1，0，2，1。经第三个时钟后x0、x1、x2、y0、y1的值分别为3，2，1，3，2。经第四个时钟后由此可见该模块仿真值正确。延时模块程序见附录1。4.1.3 补码乘加模块的设计与仿真结果分析补码乘加模块主要用来实现输入序列、与系数、分别相乘后再相加的过程。即实现的算法。为了避免过多地使用乘法器，本设计中乘加单元（MAC）的乘法器采用阵列乘法器，以提高运算速度。由于QUARTUS的LPM库中乘法运算为无符号数的阵列乘法，所以使用时需要先将两个补码乘数转换为无符号数相乘后，再将乘积转换为补码乘积输出。每个二阶节完成一次运算共需要6个时钟周期，而且需采用各自独立的MAC实现两级流水线结构，

25、即每个数据经过两个二阶节输出只需要6个时钟周期。模块的符号如图3-3(a)所示。图3-3(a) 补码乘加模块图图3-3(b) 补码乘加模块仿真图补码乘加模块仿真图如图3-5所示，clk_regbt与clk_reg为输入时钟，由时序控制模块提供。、为系数，x0、x1、x2、y0、y1为输入信号，yout为输出信号，图3-3(b)中75为x0、x1、x2、y0、y1的值15和系数、相乘后再相加的结果，完成了补码乘加的功能。补码乘加模块程序见附录1。4.1.4 累加模块的设计与仿真结果分析补码乘加模块所输出的信号送入累加器后，与寄存于累加器中的上一步计算的中间结果相加，最后将此步的计算结果经由输出引

26、脚输出，所得信号即为最终结果。 即该模块主要实现youtput=yout+youtput(n-1)的算法，模块的符号如图3-4(a)所示。图3-4(a) 累加模块图图3-4(b)累加模块仿真图累加模块仿真图如图3-4(b)，其中res为复位信号，clk为时钟信号，yout为输入信号，由补码乘加模块的输出信号yout提供，由图中可以看出当输入信号为yout=，输出为youtput=，实现了累加的功能。符合设计要求。累加模块程序见附录1。4.1.5 顶层模块设计顶层模块设计采用了原理图输入方法，原理图输入方式非常直观，便于信号观察和电路的调节。图3-5 顶层模块图本课题设计的顶层文件名为iir.g

27、df,设计生成的逻辑符号如图3-5所示。顶层模块设计程序见附录1。4.2 IIR数字滤波器的仿真与结果分析4.2.1 IIR数字滤波器的系统设计IIR数字滤波器顶层原理图如图3-6所示。为了便于理解整个系统的设计，现将系统的运行过程进行说明： 图3-6 IIR数字滤波器顶层原理图系统先开始处于初始状态，当清零信号为“1”时，对整个系统进行清零。在清零信号为“0”的前提，时序控制模块在时钟clk上升沿的作用下产生两个信号CLK_REG与CLK_REGBT，其中CLK_REG信号用来作为延时模块、补码乘加模块和累加模块的输入时钟，CLK_REGBT每隔6个时钟产生一个高电平作为这三个模块的复位信号

28、。延时模块在接收到CLK_REG高电平信号时清零输出端，接收到低电平时，在CLK_REGBT上升沿的作用下对输入信号进行延时，以实现一次延时运算，而后将延时信号输出，送给补码乘加模块。补码乘加模块在接收延时信号的同时也接收读者输入的系数信号，在CLK_REGBT上升沿的作用下实现系数和延时信号的补码乘加运算，而此步骤需要6个时钟来完成，正好与时序控制模块的输出信号CLK_REGBT相一致。补码乘加模块的输出一部分送入延时模块以实现信号的反馈，另一部分则送入到累加模块，在累加模块中进行结果累加后输出，得到最终结果。4.2.2 IIR数字滤波器的系统仿真与结果分析在各模块编译通过后将各模块进行了综

29、合，针对不同的输入信号和不同的输入系数对IIR数字滤波器进行了仿真，仿真波形如图3-7所示。并将仿真值和计算值进行了比较，如表3.2.1中所示。（a）（b） (c)图3-7 IIR数字滤波器仿真图表3.2.1 滤波后输出的数据输入数据Xn=0,1,2,3,4,5;a0=a1=a2=b0=b1=1计算值01411244780仿真值01411254369输入数据Xn=0,1,0,1,0,1;a0=a1=a2=b0=b1=1计算值012581524仿真值012591523输入数据Xn=0,1,0,1,0,1;a0=2,a1=a2=b0=b1=1计算值0238142234仿真值0249172741由表

30、3.2.1可见，仿真值结果正确，只是与真值之间存在一定的误差，仿真值越大时误差越大，这是由于有限精度算法所引起的误差，经累加器累加后使得误差变得越来越大，要解决这一问题可以通过增加二进制位数来提高系统的运算精度。4.2.3 高阶IIR数字滤波器的实现要实现一个高阶IIR数字滤波器，如果采用直接型结构实现，需用的乘法器和延迟单元相对较多，而且分子和分母的系数相差较大，需要较多的二进制位数才能实现相应的精度要求。如果采用二阶节级联实现，一方面各基本节的零点、极点可以很方便地单独进行调整，另一方面可以降低对二进制数位数的要求。以实现一个四阶IIR数字滤波器为例，可以通过两个二阶IIR数字滤波器级联的

31、方式来实现较为简洁。图3-8给出了一个四阶IIR数字滤波器实现的原理图，具体的工作原理与二阶IIR数字滤波器类似，在此本节即不再细述。当然，更高阶的IIR数字滤波器的实现方法与四阶滤波器的实现方法类似，只需将多个二阶IIR数字滤波器进行级联，即可实现。图3-8 四阶IIR数字滤波其的顶层原理结 束 语为期三个月的毕业设计即将结束，在这期间我经历了从查资料、分析课题到学习软件、设计程序、调试、总结经验教训与书写毕业论文的过程。本课题采用一种基于VHDL的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理与设计方法，然后通过QUARTUS的设计平台，采用模块化、层次化的设计思想将整个II

32、R数字滤波器分为四个功能模块：时序控制模块、延时模块、补码乘加模块、累加模块。分别对各模块采用语言VHDL进行描述后，进行了仿真和综合。仿真结果表明，本课题所设计的IIR数字滤波器运算速度较快。但由于有限精度算法问题致使仿真结果存在一定的误差，针对这一问题可以通过增加二进制位数来提高系统的运算精度。由于毕业设计即将结束，没有时间继续完善本课题所实现的IIR数字滤波器的性能，在这一方面，滤波器的性能有待提高。参考文献1 凌，胡永生译数字信号处理的FPGA实现M：清华大学20032 丁玉美，高西全数字信号处理M：电子科技大学20043 松，黄继业EDA技术实用教程M：科学20004 松，王国栋VH

33、DL实用教程M：电子科技大学20015 倪向东基于FPGA的四阶IIR数字滤波器J电子技术应用，20036 王卫兵高阶IIR数字滤波器的FPGA描述J电子元器件，2005:3-47 黄任VHDL入门解惑经典实例经验总结M：航空航天20058 理工大学ASIC研究所VHDL语言100例详解M：清华大学19999Joseph Evans. Efficient IIR Filter Architectures Suitable for FPGA M.New York: Plenum, 2006.致 本文是在导师正教授的精心指导和严格要求下完成的。从选题到论文的完成，都凝聚着正老师的辛劳和汗水。他在我

34、这三个月的毕业设计期间给了我很多无微不至的关怀，从IIR数字滤波器的理论知识到滤波器的实现方法都有老师孜孜不倦的教诲，在老师的帮助下本次毕业设计才能得意顺利完成。老师渊博的知识、严谨科学的治学态度和工作作风将给我以后的学习和工作起着模和激励的作用，在此对正老师表示深深的敬意和衷心的感！此外，我在毕业设计期间还得到许多老师、同学、朋友的帮助，在此亦表示衷心的感!附录1 各模块VHDL程序时序控制模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.

35、all;entity control is port( clk,res:in std_logic; clk_reg,clk_regbt:out std_logic );end;architecture bhv of control is signal counter，count_bt:integer ; signal clk_en:std_logic; beginclk_regbt=not clk and clk_en;clk_reg=not clk and not clk_en; process(clk,res) begin if(res=1)thencounter=0; count_bt=

36、0; elsif(clkevent and clk=1)then if( counter6)then clk_en=1; counter=counter+1; count_bt=count_bt-1; else counter=0; count_bt=0;clk_en=0; end if; end if; end process;end bhv;延时模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity delay is po

37、rt (clk:in std_logic; res:in std_logic; xn:in std_logic_vector(4 downto 0); yout:in std_logic_vector(8 downto 0); x0,x1,x2:out std_logic_vector(4 downto 0); y0,y1:out std_logic_vector(8 downto 0);end delay;architecture bhv of delay issignal reg_x0,reg_x1,reg_x2:std_logic_vector(4 downto 0);signal re

38、g_y0,reg_y1:std_logic_vector(8 downto 0);beginprocess(res,clk)beginif (res=1) then reg_x0=00000;reg_x1=00000;reg_x2=00000;reg_y0=000000000;reg_y1=000000000;elsif (clkevent and clk=1) thenreg_x2=reg_x1;reg_x1=reg_x0;reg_x0=xn;reg_y1=reg_y0;reg_y0=yout; -实现延时end if;x0=reg_x0;x1=reg_x1;x2=reg_x2;y0=reg

39、_y0;y1=reg_y1;end process;end bhv;补码乘加模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity smultadd1 is port (clk_regbt,clk_reg:in std_logic;a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0);y0,y1:in std_logic_vector(8 downto 0);yout:

40、out std_logic_vector(8 downto 0);end smultadd1;architecture bhv of smultadd1 issignal tan,tbn,tp2n:std_logic;signalt:std_logic_vector(2 downto 0);signal ta,tb,taa,tbb:std_logic_vector(3 downto 0);signal tmpa,tmpb:std_logic_vector(4 downto 0);signal tp,tpp,tppp:std_logic_vector(7 downto 0);signal ytm

41、p,p:std_logic_vector(8 downto 0);begin tmpa0);tmpb0);ta=tmpa(3 downto 0);tb=tmpb(3 downto 0);tan=tmpa(4);tbn=tmpb(4);taa=not ta +1 when (tan=1) else ta; -将输入转换为补码tbb=not tb +1 when (tbn=1) else tb;tp2n=tan xor tbn;tp=taa*tbb; -完成补码相乘运算tpp=not tp +1 when (tp2n=1) else tp;p0) when (tmpb=00000) elsetp2

42、n&tpp;process(clk_reg,clk_regbt)beginif clk_reg=1 thent=000;ytmp0);elsif (clk_regbtevent and clk_regbt=1) thenift5 thent=cnt+1;ytmp=ytmp+p; -完成补码相乘后的相加运算elsif(cnt=5) then if ytmp(8)=1 thentppp=not ytmp(7 downto 0)+1;yout(7 downto 0)=tppp;yout(8)=ytmp(8);elsetppp=ytmp(7 downto 0);yout(7 downto 0)=tpp

43、p;yout(8)=ytmp(8);end if;end if;end if;end process;end bhv;累加模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity addyn isport (clk:in std_logic; res:in std_logic; yout:in std_logic_vector(8 downto 0); youtput:out std_logic_vector(8 downto 0);end addyn;architecture bhv of addyn issignal y_out,y_ou:std_logic_vector(8 downto 0);begin process(res,clk) begin