触发器与时序逻辑电路精选PPT.ppt

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1、触发器与时序逻辑电路第1页，此课件共62页哦2第6章 模拟集成运算放大电路7.1 双稳态触发器7.2 寄 存 器7.3 计 数 器7.4 时序逻辑电路分析7.5 555定时器及其应用第2页，此课件共62页哦37.1 双稳态触发器双稳态触发器通常，触发器有各种各样的分类方法。若按电路结构分，有基本通常，触发器有各种各样的分类方法。若按电路结构分，有基本RS触发器、同步触发器、同步RS触发触发器、主从触发器和边沿触发器等几种类型。若按触发器的逻辑功能分，有器、主从触发器和边沿触发器等几种类型。若按触发器的逻辑功能分，有RS触触发器、发器、D触发器、触发器、JK触发器、触发器、T触发器等几种类型触发

2、器等几种类型第3页，此课件共62页哦47.1 双稳态触发器双稳态触发器7.1.1RS触发器触发器1基本基本RS触发器电路结构和逻辑功能触发器电路结构和逻辑功能基本触发器没有触发控制输入，由激励信号直接控制触发器的状态。逻辑符号上输入端的小圆圈表明低电平有基本触发器没有触发控制输入，由激励信号直接控制触发器的状态。逻辑符号上输入端的小圆圈表明低电平有效。效。图图7.1.1与非门组成的基本与非门组成的基本RS触发器触发器第4页，此课件共62页哦57.1 双稳态触发器双稳态触发器（1）=0，=1当当G2门门端加负脉冲时，端加负脉冲时，=0，根据与非逻辑关系，根据与非逻辑关系，“有有0出出1”，因此，

3、因此=1，反馈至，反馈至G1门，根据门，根据“全全1出出0”，得，得Q=0。再反馈到。再反馈到G2门，即使负脉冲消失，门，即使负脉冲消失，=1，根据，根据“有有0出出1”，仍然有，仍然有=1，此，此时，无论触发器原态为时，无论触发器原态为0或或1，经触发后翻转或保存，经触发后翻转或保存0态。态。（2）=1，=0当当G2门加负脉冲后，门加负脉冲后，=0，无论触发器原态为，无论触发器原态为0或或1，均翻转或保持，均翻转或保持1态态。（3）=1，=1此时，此时，和和端均未加负脉冲，触发器保存原态不变，体现了触发器的记忆功能。端均未加负脉冲，触发器保存原态不变，体现了触发器的记忆功能。第5页，此课件共

4、62页哦67.1 双稳态触发器双稳态触发器（4）=0，=0当当和和端同时加负脉冲时，两个与非门的输出端均为端同时加负脉冲时，两个与非门的输出端均为1，与，与Q和和状态相反的逻辑状态状态相反的逻辑状态相矛相矛盾。但是，当负脉冲除去后，触发器的状态完全取决于两个与非门的平均传输延迟时间，这种情况在使用盾。但是，当负脉冲除去后，触发器的状态完全取决于两个与非门的平均传输延迟时间，这种情况在使用中中应该禁止使用。应该禁止使用。表表7.1.1由与非门组成的基本由与非门组成的基本RS触发器的逻辑状态表触发器的逻辑状态表图图7.1.2由与非门组成的基本由与非门组成的基本RS触发器的波形图触发器的波形图第6页

5、，此课件共62页哦77.1 双稳态触发器双稳态触发器【例例7.1.1】由与非门组成的基本由与非门组成的基本RS触发器的电路图如图触发器的电路图如图7.1.1(a)所示，所示，和和的工作波形如图的工作波形如图7.1.4所示，试画出初始状态为所示，试画出初始状态为0的状态下，的状态下，Q端的输出波形。端的输出波形。第7页，此课件共62页哦87.1 双稳态触发器双稳态触发器【例例7.1.1】由与非门组成的基本由与非门组成的基本RS触发器的电路图如图触发器的电路图如图7.1.1(a)所示，所示，和和的工作波形如图的工作波形如图7.1.4所示，试画出初始状态为所示，试画出初始状态为0的状态下，的状态下，

6、Q端的输出波形。端的输出波形。第8页，此课件共62页哦97.17.1双稳态触发器双稳态触发器2可控可控RS触发器电路结构及逻辑功能触发器电路结构及逻辑功能图中图中和和是是直接置直接置0端和直接置端和直接置1端，可以不通过时钟脉冲的控制对基本端，可以不通过时钟脉冲的控制对基本RS触发触发器置器置0或置或置1，通常在工作初，通常在工作初，预先使触发器处于某一给定状态，工作过程中不，预先使触发器处于某一给定状态，工作过程中不再使用，使其处于高电平再使用，使其处于高电平1。第9页，此课件共62页哦107.17.1双稳态触发器双稳态触发器2可控可控RS触发器电路结构及逻辑功能触发器电路结构及逻辑功能当时

7、钟脉冲来到之前，即当时钟脉冲来到之前，即CP=0时，时，不论不论R和和S的电平如何变化，的电平如何变化，G3和和G4门的输出均为门的输出均为1，基本触发器，基本触发器保持原态不变，因此，可控保持原态不变，因此，可控RS触发触发器的输出也不变。只有当时钟脉器的输出也不变。只有当时钟脉冲来到之后，即冲来到之后，即CP=1时，门打开，时，门打开，触发器按触发器按R、S的输入状态来决的输入状态来决定其输出状态。时钟脉冲过去定其输出状态。时钟脉冲过去后，输出状态不变。后，输出状态不变。第10页，此课件共62页哦117.17.1双稳态触发器双稳态触发器在在CP=1的情况下，分析可控的情况下，分析可控RS触

8、发器的逻辑功能。触发器的逻辑功能。（1）R=0，S=1此时，此时，G3门的输出端门的输出端=0，G4门的输出端门的输出端=1。它们即为基本。它们即为基本RS触发器的输入，因此，触发器的输入，因此，Q=1，=0。（2）R=1，S=0G3门的输出端为门的输出端为1，G4门的输出端门的输出端=0，这两个值为基本，这两个值为基本RS触触发器的输入，因此发器的输入，因此Q=0，=1。（3）R=0，S=0显然，此时显然，此时=1，=1，触发器保持原态不变。，触发器保持原态不变。（4）R=1，S=1此时此时=0，=0，应该禁用。，应该禁用。第11页，此课件共62页哦127.17.1双稳态触发器双稳态触发器表

9、表7.1.3可控可控RS触发器的逻辑状态表触发器的逻辑状态表图图7.1.7可控可控RS触发器的波形图触发器的波形图第12页，此课件共62页哦137.17.1双稳态触发器双稳态触发器7.1.2JK触发器触发器主从型主从型JK触发器是由两个可控的触发器是由两个可控的RS触发器串联而成的，分别为主触发器和从触发器，因此称为主从型触发器串联而成的，分别为主触发器和从触发器，因此称为主从型触发器触发器第13页，此课件共62页哦147.17.1双稳态触发器双稳态触发器JK触发器的功能如下：触发器的功能如下：（1）J=K=0时，时钟脉冲消失后触发器保持原状态不变；时，时钟脉冲消失后触发器保持原状态不变；（2

10、）当）当J与与K不同时，时钟脉冲消失后触发器的状态取决不同时，时钟脉冲消失后触发器的状态取决于于J的状态；的状态；（3）J=K=1时，每来一个时钟脉冲，触发器的状态就翻转时，每来一个时钟脉冲，触发器的状态就翻转一次，此时一次，此时JK触发器具有计数功能。触发器具有计数功能。第14页，此课件共62页哦157.17.1双稳态触发器双稳态触发器表表7.1.4主从型主从型JK触发器的逻辑状态表触发器的逻辑状态表图图7.1.9主从型主从型JK触发器的波形图触发器的波形图从从JK触发器的波形图可见，触发器状态的翻转发生在时钟脉冲的下降沿时刻。要判断时钟脉冲作触发器的波形图可见，触发器状态的翻转发生在时钟脉

11、冲的下降沿时刻。要判断时钟脉冲作用之后触发器的状态，只需注意下降沿前一瞬间用之后触发器的状态，只需注意下降沿前一瞬间输入信号输入信号J和和K的状态，而与其他时刻的的状态，而与其他时刻的J和和K状态无状态无关。关。第15页，此课件共62页哦167.17.1双稳态触发器双稳态触发器7.1.3D触发器触发器图所示为上升沿触发的图所示为上升沿触发的D触发器的逻辑符号。图中触发器的逻辑符号。图中Q和和 是输出端，是输出端，CP是时钟脉冲输是时钟脉冲输入端，符号入端，符号“”处没有小圆圈，触发器在脉冲上升沿触发，处没有小圆圈，触发器在脉冲上升沿触发，D是信号输入端是信号输入端第16页，此课件共62页哦17

12、7.17.1双稳态触发器双稳态触发器7.1.3D触发器触发器表表7.1.5D触发器的逻辑状态表触发器的逻辑状态表表表7.1.5所示为所示为D触发器的逻辑状态表。表中是触发器的逻辑状态表。表中是Qn+1 时钟脉冲消失后触发器时钟脉冲消失后触发器的状态。由表可知的状态。由表可知Qn+1取决于信号取决于信号D的状态。的状态。图图7.1.11D触发器的波形图触发器的波形图第17页，此课件共62页哦187.17.1双稳态触发器双稳态触发器图图7.1.12D触发器的计数连接方式触发器的计数连接方式如果将如果将D触发器的触发器的D端与端与端连接起来，即端连接起来，即。这时，。这时，D的状态总是与的状态总是与

13、Q的状态相反，所以对应每的状态相反，所以对应每个时钟脉冲的触发沿，触发器的状态都在翻转，可见此时个时钟脉冲的触发沿，触发器的状态都在翻转，可见此时D触发器具有计数功能。来一个触发器具有计数功能。来一个CP脉冲，触脉冲，触发器翻转一次，翻转的次数等于脉冲的个数，可以用来构成计数器。发器翻转一次，翻转的次数等于脉冲的个数，可以用来构成计数器。第18页，此课件共62页哦197.17.1双稳态触发器双稳态触发器【例例7.1.2】D触发器组成的电路与触发器组成的电路与A、B端的波形如图端的波形如图7.1.13所示，请画出所示，请画出Q的波形图。设触发器的初的波形图。设触发器的初始状态为始状态为0。图图7

14、.1.13例例7.1.2的图的图第19页，此课件共62页哦207.17.1双稳态触发器双稳态触发器【例例7.1.2】D触发器组成的电路与触发器组成的电路与A、B端的波形如图端的波形如图7.1.13所示，请画出所示，请画出Q的波形图。设触发器的波形图。设触发器的初始状态为的初始状态为0。解：该电路解：该电路D触发器的输入端为触发器的输入端为A和和用与非门相连用与非门相连，直接置，直接置0端低电平有效（直接置端低电平有效（直接置0），高电平），高电平工作。时钟脉冲上升沿触发。当第一个时钟脉冲来临时，工作。时钟脉冲上升沿触发。当第一个时钟脉冲来临时，B为为0，直接置，直接置0，所以，所以Q=0；第二

15、；第二个时钟脉冲来临时，个时钟脉冲来临时，B=1，触发器工作，触发器工作，D端的输入为端的输入为=0，所以，所以Q=0；当第；当第4个个CP来临来临时，时，A=0，D输入为输入为1，触发器翻转为，触发器翻转为1。依次分析。依次分析Q的状态，画出的状态，画出Q的波形图。的波形图。图图7.1.14例例7.1.2的图的图第20页，此课件共62页哦217.17.1双稳态触发器双稳态触发器7.1.4T触发器触发器图图7.1.15T触发器的逻辑符号触发器的逻辑符号表表7.1.6T触发器的逻辑状态表触发器的逻辑状态表只要满足触发条件，只要满足触发条件，触发器的状态就随着输入的触发脉冲触发器的状态就随着输入的

16、触发脉冲CP连续翻连续翻转，具有计数功能。转，具有计数功能。第21页，此课件共62页哦227.17.1双稳态触发器双稳态触发器7.1.5触发器逻辑功能的转换触发器逻辑功能的转换据实际的需要，可将某种逻辑功能据实际的需要，可将某种逻辑功能的触发器经过改接或附加一些门电的触发器经过改接或附加一些门电路后转换为其他逻辑功能的触发器。路后转换为其他逻辑功能的触发器。第22页，此课件共62页哦237.17.1双稳态触发器双稳态触发器【例例7.1.3】将将D触发器转换成触发器转换成T触发器，则图触发器，则图7.1.17所示的虚线中应该采用什么门电路。所示的虚线中应该采用什么门电路。图图7.1.17例例7.

17、1.3的图的图第23页，此课件共62页哦247.17.1双稳态触发器双稳态触发器【例例7.1.3】将将D触发器转换成触发器转换成T触发器，则图触发器，则图7.1.17所示的虚线中应该采用什么门电路。所示的虚线中应该采用什么门电路。解：首先分析解：首先分析T触发器的逻辑功能，可知，在触发器的逻辑功能，可知，在CP=0时，触发器保持原态，在时，触发器保持原态，在CP=1时，触发器的状时，触发器的状态由态由T决定，决定，T=1时，翻转计数，时，翻转计数，T=0时，保持。其特性方程时，保持。其特性方程而图示电路中，所求门电路的输入端与而图示电路中，所求门电路的输入端与相连，因此可得该电路的特性方程为相

18、连，因此可得该电路的特性方程为而而D触发器的特性方程为触发器的特性方程为，为同或门的表达式，因此虚线中加入同或门即可。同或门和异或门之间是非逻，为同或门的表达式，因此虚线中加入同或门即可。同或门和异或门之间是非逻辑关系，即辑关系，即=则可得则可得第24页，此课件共62页哦257.2 7.2 寄寄 存存 器器7.2.1数码寄存器数码寄存器数码寄存器只有寄存数码和清除原有数码的功能，电路结构相对比较简单。对于数码寄存器数码寄存器只有寄存数码和清除原有数码的功能，电路结构相对比较简单。对于数码寄存器中的触发器，要求其具有置中的触发器，要求其具有置1或置或置0的功能即可，因此无论是的功能即可，因此无论

19、是RS结构或结构或 主从结构或边沿触发结构的触发主从结构或边沿触发结构的触发器，均可组成寄存器。器，均可组成寄存器。图图7.2.14位数码寄存器位数码寄存器74LS75的逻辑图的逻辑图74LS75是双两是双两位寄位寄存器，有两个时钟端存器，有两个时钟端口。实现口。实现4位寄存器功位寄存器功能时，能时，CP1和和CP2两个两个时钟端口接在一起，与时时钟端口接在一起，与时钟脉冲钟脉冲CP相连。当相连。当CP=1时，输入数据时，输入数据被存入寄存器，当被存入寄存器，当CP=0时，存入寄存器的时，存入寄存器的数据将保持不变。数据将保持不变。第25页，此课件共62页哦267.2 7.2 寄寄 存存 器器

20、7.2.1数码寄存器数码寄存器设触发器的初始状态为设触发器的初始状态为0，寄存的二进制码为，寄存的二进制码为1101。即当。即当CP=0时，输出为时，输出为Q3Q2Q1Q0=0000；当；当CP=1时，输出时，输出Q3Q2Q1Q0=D3D2D1D0=1101；当；当CP再次为再次为0时，此刻之前的状态被保存。时，此刻之前的状态被保存。该寄存器接收数码时，所有数码都是同时读入的，且触发器中的数据是并行地出现在该寄存器接收数码时，所有数码都是同时读入的，且触发器中的数据是并行地出现在输出端的，输出端的，此种输入、输出的方式为此种输入、输出的方式为并行输入、并行输出并行输入、并行输出第26页，此课件

21、共62页哦277.2 7.2 寄寄 存存 器器7.2.2移位寄存器移位寄存器移位寄存器除了具有存储代码的功能外，还具有移位功能，即寄存器里存储的代码能在移位脉冲的移位寄存器除了具有存储代码的功能外，还具有移位功能，即寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。移位寄存器可以用来实现数据的并行作用下依次左移或右移。移位寄存器可以用来实现数据的并行-串行转换、数据处理及数值运算等串行转换、数据处理及数值运算等功能。功能。图图7.2.2由由D触发器构成的触发器构成的4位移位寄存器位移位寄存器第27页，此课件共62页哦287.2 7.2 寄寄 存存 器器CP输入DQ3Q2Q1Q0000000

22、110001200010300100411001表表7.2.1移位寄存器的代码移动情况移位寄存器的代码移动情况从表中可以看出，串行输入的从表中可以看出，串行输入的4位代码经过位代码经过4个周期的个周期的CP信号后，全部移到移位寄存器中，同时信号后，全部移到移位寄存器中，同时在在4个触发器的输出端得到并行的输出信号。可见，可利用移位寄存器实现代码的串行个触发器的输出端得到并行的输出信号。可见，可利用移位寄存器实现代码的串行-并行并行转换转换。设设在在4个个时钟时钟脉冲的周期内，脉冲的周期内，输输入代入代码码依次依次为为1001，移位寄存器的初始状，移位寄存器的初始状态为态为0，则则在移位在移位脉

23、冲作用下，移位寄存器的代脉冲作用下，移位寄存器的代码码移移动动情况如表情况如表7.2.1所示。所示。第28页，此课件共62页哦297.3 7.3 计计 数数 器器第29页，此课件共62页哦307.3 7.3 计计 数数 器器计数脉冲Q3Q2Q1Q0十进制数0000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000表表7.3.14位二进制加法计数器的状态表位二进制加法计数器的状态表7.3.1二进制计数器二进制计数器第30页，此

24、课件共62页哦317.3 7.3 计计 数数 器器1异步二进制计数器异步二进制计数器可以用可以用4个主从型个主从型JK触发器组成的触发器组成的4位异步二进制加法计数器，每个触发器的位异步二进制加法计数器，每个触发器的J、K端悬空，即端悬空，即J=K=1，具有计，具有计数功能。最低位触发器数功能。最低位触发器FF0接输入信号，其他触发器的时钟脉冲端接低位接输入信号，其他触发器的时钟脉冲端接低位 触发器的输出触发器的输出Q端端。第31页，此课件共62页哦327.3 7.3 计计 数数 器器1异步二进制计数器异步二进制计数器从时序波形图可以看出，从时序波形图可以看出，Q0、Q1、Q2、Q3端输出脉冲

25、的频率分别为时钟频率的端输出脉冲的频率分别为时钟频率的1/2、1/4、1/8、1/16，因为计数器具有这种分频作用，所以计数器也叫做分频器。，因为计数器具有这种分频作用，所以计数器也叫做分频器。第32页，此课件共62页哦337.3 7.3 计计 数数 器器【例例7.3.1】分析图分析图7.3.3所示电路的逻辑功能，并列出其状态表。所示电路的逻辑功能，并列出其状态表。图图7.3.3例例7.3.1的图的图解：图所示的触发器均为解：图所示的触发器均为D触发器转换的触发器转换的触发器，具有计数的功能。触发器触发器，具有计数的功能。触发器FF0在在CP上升上升沿翻转，而触发器沿翻转，而触发器FF1和和F

26、F2分别在分别在Q0和和Q1的上升沿翻转。设触发器的初始状态均为的上升沿翻转。设触发器的初始状态均为0，画出，画出其工作波形图。根据波形图，列出状态表。其工作波形图。根据波形图，列出状态表。第33页，此课件共62页哦347.3 7.3 计计 数数 器器【例例7.3.1】分析图分析图7.3.3所示电路的所示电路的逻辑功能，并列出其状态表。逻辑功能，并列出其状态表。图图7.3.4例例7.3.1电路的工作波形图电路的工作波形图计数脉冲Q2Q1Q0十进制数000001111721106310154100450113601027001180000从表中可以看出，实现了减法，因此，此电路为从表中可以看出，

27、实现了减法，因此，此电路为3位异步位异步二进制减法电路二进制减法电路。表表7.3.2例例7.3.1电路的状态表电路的状态表第34页，此课件共62页哦357.3 7.3 计计 数数 器器2同步二进制计数器同步二进制计数器将将计计数脉冲同数脉冲同时时加到各个触加到各个触发发器的器的时钟时钟控制端。控制端。计计数器可以用数器可以用4个主从型的个主从型的JK触触发发器器组组成，根据加法状成，根据加法状态态表的要求，可得出表的要求，可得出J、K端的关系。端的关系。（1）触）触发发器器FF0，每来一个脉冲就翻，每来一个脉冲就翻转转一次一次计计数，故数，故J0=K0=1；（2）触）触发发器器FF1，在，在Q

28、0=1时时，再来一个脉冲就翻，再来一个脉冲就翻转转，故，故J1=K1=Q0；（3）触）触发发器器FF2，在，在Q1=Q0=1时时，再来一个脉冲就翻，再来一个脉冲就翻转转，故，故J2=K2=Q1Q0；（4）触）触发发器器FF3，在，在Q2=Q1=Q0=1时时，再来一个脉冲就翻，再来一个脉冲就翻转转，故，故J3=K3=Q2Q1Q0。c1完成完成第35页，此课件共62页哦367.3 7.3 计计 数数 器器2同步二进制计数器同步二进制计数器图图7.3.54位同步二进制加法器的逻辑图位同步二进制加法器的逻辑图c1完成完成第36页，此课件共62页哦377.3 7.3 计计 数数 器器7.3.2十进制计数

29、器十进制计数器十进制计数器是在二进制计数器的基础上得到的，用十进制计数器是在二进制计数器的基础上得到的，用4位二进制数来表示十进制数的每一位数，所位二进制数来表示十进制数的每一位数，所以也称为二以也称为二-十进制数。十进制数。计数脉冲Q3Q2Q1Q0十进制数0000001000112001023001134010045010156011067011178100089100191000000（进位）表表7.3.38421码十进制加法计数器的状态表码十进制加法计数器的状态表常用的常用的8421编码方式，取编码方式，取4位二进制数的位二进制数的00001001来表示十进制数的来表示十进制数的09个数

30、码，即个数码，即计数器计到第计数器计到第9个脉冲时个脉冲时再来一个脉冲，即再来一个脉冲，即由由1001变成变成0000，经过，经过10个脉冲循环一次个脉冲循环一次第37页，此课件共62页哦387.3 7.3 计计 数数 器器1同步十进制加法计数器同步十进制加法计数器十进制加法器仍然可以用十进制加法器仍然可以用4个主从型个主从型JK触发器采用同步触发的方式，触发器采用同步触发的方式，与前面的二进制计数器与前面的二进制计数器比较，第比较，第10个脉冲个脉冲不是由不是由1001变成变成1010，而是恢复，而是恢复0000。每。每10个脉冲循环一次。则个脉冲循环一次。则J、K端的逻辑关系做如下修改：端

31、的逻辑关系做如下修改：（1）FF0，每来一个计数脉冲就翻转一次，故，每来一个计数脉冲就翻转一次，故J0=1，K0=1；（2）FF1，在，在Q0=1时再来一个时钟脉冲翻转，而在时再来一个时钟脉冲翻转，而在Q3=1时不得翻转，故时不得翻转，故J1=，K1=Q0；（3）FF2，在，在Q1=Q0=1时再来一个脉冲翻转，故时再来一个脉冲翻转，故J2=K2=Q1Q0；（4）FF3，在，在Q2=Q1=Q0=1时，再来一个脉冲，时，再来一个脉冲，Q3翻转为翻转为1，下一个脉冲即，下一个脉冲即Q3置置0，故，故J3=Q2Q1Q0，K3=Q0。第38页，此课件共62页哦397.3 7.3 计计 数数 器器1同步十

32、进制加法计数器同步十进制加法计数器图图7.3.6同步十进制加法计数器的逻辑图同步十进制加法计数器的逻辑图第39页，此课件共62页哦407.3 7.3 计计 数数 器器图图7.3.8主从型主从型JK触发器构成的异步十进制加法计数器逻辑电路触发器构成的异步十进制加法计数器逻辑电路异步十进制加法计数器将最低位触发器的时钟脉冲输入端接计数脉冲异步十进制加法计数器将最低位触发器的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的输出端，其他触发器的时钟脉冲输入端接相邻低位触发器的输出端Q。2异步十进制加法计数器异步十进制加法计数器第40页，此课件共62页哦417.3 7.3 计计

33、 数数 器器7.3.3常用中规模集成计数器常用中规模集成计数器14位同步二进制加法计数器位同步二进制加法计数器74LS16174LS161为为由由JK触触发发器器组组成的中成的中规规模的模的4位同步位同步二二进进制加法制加法计计数器，其引脚排列数器，其引脚排列图图和和逻辑逻辑符号如符号如图图7.3.9所示。所示。第41页，此课件共62页哦427.3 7.3 计计 数数 器器7.3.3常用中规模集成计数器常用中规模集成计数器14位同步二进制加法计数器位同步二进制加法计数器74LS161从表中可以看出，从表中可以看出，74LS161是具有异步清零、同步置是具有异步清零、同步置数的数的4位二进制同步

34、上升沿触发的位二进制同步上升沿触发的 加法计数器。加法计数器。表表7.3.474LS161计数器的功能表计数器的功能表第42页，此课件共62页哦437.3 7.3 计计 数数 器器2异步十进制计数器74LS290图图7.3.10二二-五五-十进制异步计数器十进制异步计数器74LS290的逻辑电路的逻辑电路第43页，此课件共62页哦447.3 7.3 计计 数数 器器复位输入置位输入输 出工作模式R01R02S91S92Q3Q2Q1Q01100000异步清零1100000异步清零111001异步置数00计数加法计数000000表表7.3.574LS290的功能表的功能表R01和和R02为清零输入

35、端，两端全为为清零输入端，两端全为1时，将时，将4个触发器清零；个触发器清零；S91和和S92是置是置“9”端，端，两端全为两端全为1时，输出时，输出1001，即十进制数码，即十进制数码9。第44页，此课件共62页哦457.3 7.3 计计 数数 器器7.3.4用集成计数器实现任意进制计数器用集成计数器实现任意进制计数器1清零法清零法清零法分为同步和异步，异步清零法的原理：设原有的计数器为清零法分为同步和异步，异步清零法的原理：设原有的计数器为N进制，当进制，当它从起始状态它从起始状态S0开始计数并接收了开始计数并接收了M个脉冲以后，电路进入个脉冲以后，电路进入SM状态。如果状态。如果这时利用

36、这时利用SM状态产生一个复位脉冲将计数器置成状态产生一个复位脉冲将计数器置成S0状态，这样就可以跳状态，这样就可以跳越越(N-M)个状态而得到个状态而得到M进制计数器，而进制计数器，而SM的状态瞬间存在，并不包括的状态瞬间存在，并不包括在稳定的状态中。而同步清零法的稳定状态中包含了在稳定的状态中。而同步清零法的稳定状态中包含了SM的状态。的状态。第45页，此课件共62页哦467.3 7.3 计计 数数 器器【例例7.3.2】用集成计数器用集成计数器74LS161组成一个七进制计数器。组成一个七进制计数器。解：七解：七进进制制计计数器要求在数器要求在Q3Q2Q1Q0=0111时时强强制清零，制清

37、零，0111的状的状态转态转瞬即逝，瞬即逝，立刻立刻变变成成0000，不出，不出现现0111的状的状态态。因此需将。因此需将Q2Q1Q0这这3个个输输出端通出端通过过与非与非门门接到接到清零端清零端强强制清零制清零。第46页，此课件共62页哦477.3 7.3 计计 数数 器器【例例7.3.3】试用清零法将试用清零法将74LS290型计数器连成四进制计数器。型计数器连成四进制计数器。解：解：74LS290是二是二-五五-十十进进制制计计数器，首先将数器，首先将CP与与Q0相相连连，接成十，接成十进进制制计计数器。数器。用置用置0法跳法跳过过中中间间的无效状的无效状态态，直接，直接进进入入000

38、0开始循开始循环环。在。在Q3Q2Q1Q0=0100时时强强制清零，制清零，0100的状的状态转态转瞬即逝，立刻瞬即逝，立刻变变成成0000，不出，不出现现0100的状的状态态。因此将。因此将Q2连连接到接到强强制清零制清零端。端。图图7.3.12例例7.3.3的状态转移图的状态转移图图图7.3.13例例7.3.3的解图的解图第47页，此课件共62页哦487.3 7.3 计计 数数 器器【例例7.3.4】试试用两片用两片74LS290型型计计数器数器连连成四十成四十进进制制计计数器。数器。解：利用解：利用74LS290的异步置的异步置0功能，采用整体清零方式可构成四十进制计数器。四十进制数由两

39、位组成：功能，采用整体清零方式可构成四十进制计数器。四十进制数由两位组成：个位（个位（1）为十进制，十位（）为十进制，十位（2）为四进制，电路连接如图）为四进制，电路连接如图。第48页，此课件共62页哦497.3 7.3 计计 数数 器器【例例7.3.4】试试用两片用两片74LS290型型计计数器数器连连成四十成四十进进制制计计数器。数器。由图可见，十位数的由图可见，十位数的Q2接在清零端，使其变为四进制数，它从接在清零端，使其变为四进制数，它从0000开始计数，依次显示开始计数，依次显示0001、0010、0011，当第，当第4个脉冲来时，变成个脉冲来时，变成0100，立刻强制清零。，立刻强

40、制清零。0100状态转瞬即逝，不显示状态转瞬即逝，不显示出来。个位的最高位出来。个位的最高位Q3接在十位的接在十位的CP0上，个位是十进制的，每上，个位是十进制的，每10个脉冲循环一次，每当第个脉冲循环一次，每当第10个脉个脉冲来时，冲来时，Q3变为变为0，十位的四进制数开始计算，经过第，十位的四进制数开始计算，经过第40个脉冲，十位计数为个脉冲，十位计数为0100，然后个位，然后个位和十位全部强制清零。和十位全部强制清零。第49页，此课件共62页哦507.3 7.3 计计 数数 器器置数法是利用给计数器重复置入某个数值的方法来跳越置数法是利用给计数器重复置入某个数值的方法来跳越(N-M)个状

41、态，从而获得个状态，从而获得M进制计数器的。置数法适用于具有预置数功能的集成计数器。对于具有同步预置数功能进制计数器的。置数法适用于具有预置数功能的集成计数器。对于具有同步预置数功能的计数器而言，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置的计数器而言，在其计数过程中，可以将它输出的任何一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个数控制信号反馈至预置数控制端，在下一个CP脉冲作用后，计数器就会把预置数输入端脉冲作用后，计数器就会把预置数输入端的状态置入输出端。预置数控制信号消失后，计数器就从预置入的状态开始重新计数，的状态置入输出端。预置数控制信号消

42、失后，计数器就从预置入的状态开始重新计数，即在稳定的状态中包含了即在稳定的状态中包含了SM的状态。而异步预置数则不包含的状态。而异步预置数则不包含SM的状态。的状态。2置数法置数法第50页，此课件共62页哦517.3 7.3 计计 数数 器器【例例7.3.5】采用置数法将采用置数法将74LS160的计数器改接成五进制，预置数为的计数器改接成五进制，预置数为0010。解：解：74LS160是具有同步预置端的集成计数器。预置数是具有同步预置端的集成计数器。预置数为为0010，改接成五进制，首先画出其状态转移关系。，改接成五进制，首先画出其状态转移关系。00100011010001010110，五进

43、制要求出现，五进制要求出现0110后，即刻置数，从后，即刻置数，从0010开始循环，因此开始循环，因此Q2、Q1用一个与非门接用一个与非门接到置数端即可。到置数端即可。第51页，此课件共62页哦527.3 7.3 计计 数数 器器型 号计数模式清零方式预置数方式74LS161十六进制异步同步74LS160十进制异步同步74LS163十六进制同步同步74LS191十六进制无异步74LS193十六进制异步异步74LS293十六进制异步无74LS290二-五-十进制异步异步表表7.3.6常见的几种集成计数器的功能表常见的几种集成计数器的功能表改变集成计数器的模可以用置数法，也可以用清零法。无论用哪种

44、方法，都应先分清集成计数器的清零端或预改变集成计数器的模可以用置数法，也可以用清零法。无论用哪种方法，都应先分清集成计数器的清零端或预置端是异步还是同步，根据不同的工作方式选择合适的方法。置端是异步还是同步，根据不同的工作方式选择合适的方法。第52页，此课件共62页哦537.4 7.4 时序逻辑电路分析时序逻辑电路分析时序逻辑的分析是根据已知的时序逻辑电路图，通过分析电路状态及输出信号的变时序逻辑的分析是根据已知的时序逻辑电路图，通过分析电路状态及输出信号的变化规律，综合出该电路的逻辑功能，可按如下步骤进行：化规律，综合出该电路的逻辑功能，可按如下步骤进行：（1）根据给定的时序电路，写出每个触

45、发器的驱动方程（即输入量表达式）及时钟方）根据给定的时序电路，写出每个触发器的驱动方程（即输入量表达式）及时钟方程（仅异步时序有）；程（仅异步时序有）；（2）将驱动方程、时钟方程代进）将驱动方程、时钟方程代进相应触发器的特性方程，得到每个触发器的状态相应触发器的特性方程，得到每个触发器的状态方程（即次态的表达式）；方程（即次态的表达式）；（3）根据逻辑图写出电路的输出方程（即输出表达式）；）根据逻辑图写出电路的输出方程（即输出表达式）；（4）列出状态转移真值表；）列出状态转移真值表；（5）做状态转移图；）做状态转移图；（6）做时序图并说明电路的逻辑功能。）做时序图并说明电路的逻辑功能。第53页

46、，此课件共62页哦547.4 7.4 时序逻辑电路分析时序逻辑电路分析【例例7.4.1】分析图分析图7.4.1所示的电路逻辑功能，并设初始状态为所示的电路逻辑功能，并设初始状态为0。图图7.4.1例例7.4.1的图的图解：该电路由解：该电路由3个个JK触发器和一个与非门组成，是同步逻辑时序电触发器和一个与非门组成，是同步逻辑时序电路路。（1）首先列出驱动方程）首先列出驱动方程第54页，此课件共62页哦557.4 7.4 时序逻辑电路分析时序逻辑电路分析【例例7.4.1】分析图分析图7.4.1所示的电路逻辑功能，并设初始状态为所示的电路逻辑功能，并设初始状态为0。图图7.4.1例例7.4.1的图

47、的图解：解：（2）列出状态方程）列出状态方程首先根据首先根据JK触发器的逻辑状态表列出其特性方程触发器的逻辑状态表列出其特性方程将其化简，得将其化简，得将驱动方程代入，列出电路的状态方程将驱动方程代入，列出电路的状态方程（3）分析其）分析其逻辑逻辑功能功能首先将初首先将初态态Q2Q1Q0=000代入状代入状态态方程，可得方程，可得001；再将；再将001代入，可得代入，可得000。该电该电路的路的逻辑逻辑功能功能为为二二进进制制计计数器，数器，计计数数顺顺序从序从0到到1循循环环。第55页，此课件共62页哦567.5 5557.5 555定时器及其应用定时器及其应用7.5.1555定时器及其应

48、用定时器及其应用555定时器是目前应用较多的一种数字定时器是目前应用较多的一种数字-模拟混合的时钟电路，可以构成单稳态触发模拟混合的时钟电路，可以构成单稳态触发器、施密特触发器、多谐振荡器等电路，在波形的产生和变换、工业自动控制、家用器、施密特触发器、多谐振荡器等电路，在波形的产生和变换、工业自动控制、家用电器、安防等领域获得了广泛的应用。电器、安防等领域获得了广泛的应用。1 1.分压器：分压器：分压器：分压器：由三个等值电阻构成由三个等值电阻构成由三个等值电阻构成由三个等值电阻构成2.比较器：比较器：比较器：比较器：由电压比较器由电压比较器由电压比较器由电压比较器C1C1和和和和C2C2构成

49、构成构成构成3.3.R-SR-S触发器触发器触发器触发器4.放电开关管放电开关管放电开关管放电开关管VTVT555555定时器的结构定时器的结构定时器的结构定时器的结构第56页，此课件共62页哦577.5 5557.5 555定时器及其应用定时器及其应用图图7.5.1CB555定时器的内部结构图定时器的内部结构图第57页，此课件共62页哦587.5 5557.5 555定时器及其应用定时器及其应用2/3UCC1/3UCC表表7.5.1CB555定时器的工作原理定时器的工作原理输 入输 出uI1uI2uoVT状态0低导通1 低导通1 不变不变1 高截止第58页，此课件共62页哦597.5 555

50、7.5 555定时器及其应用定时器及其应用7.5.2 555定时器组成的单稳态触发器单稳态单稳态单稳态单稳态触发器触发器只有一个只有一个只有一个只有一个稳定状态稳定状态稳定状态稳定状态。在未加触发脉冲前，电路处于稳定状态；在触。在未加触发脉冲前，电路处于稳定状态；在触发脉冲作用下，电路由稳定状态翻转为暂稳定状态，停留一段时间后，电路又自动返发脉冲作用下，电路由稳定状态翻转为暂稳定状态，停留一段时间后，电路又自动返回稳定状态。回稳定状态。暂稳定状态的长短，取决于电路的参数暂稳定状态的长短，取决于电路的参数，与触发脉冲无关。与触发脉冲无关。单稳态触发器一般用做定时、整形及延时。单稳态触发器一般用做