第2章设计流程及其工具PPT讲稿.ppt

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1、第2章设计流程及其工具第1页，共14页，编辑于2022年，星期一2.1 2.1 面向面向FPGAFPGA的的EDAEDA开发流程开发流程 图图2-1 FPGA的的EDA开发流程开发流程 第2页，共14页，编辑于2022年，星期一2.1.1 设计输入设计输入 1.图形输入图形输入 原理图输入原理图输入状态图输入状态图输入波形图输入波形图输入 2.硬件描述语言文本输入硬件描述语言文本输入 2.1 2.1 面向面向FPGAFPGA的的EDAEDA开发流程开发流程 第3页，共14页，编辑于2022年，星期一2.1.2 HDL综合综合 综合就是将电路的高级语言转换成低级的网表文件或程序。综合就是将电路的

2、高级语言转换成低级的网表文件或程序。映射不唯一。映射不唯一。2.1.3 布线布局（适配）布线布局（适配）将网表文件配置到指定的目标器件，产生下载文件。将网表文件配置到指定的目标器件，产生下载文件。2.1.4 仿真仿真 时序仿真时序仿真 功能仿真功能仿真 2.1.5 编程编程下载下载2.1 2.1 面向面向FPGAFPGA的的EDAEDA开发流程开发流程 2.1.6 硬件测试硬件测试 第4页，共14页，编辑于2022年，星期一2.2 2.2 专用集成电路设计流程专用集成电路设计流程 图图2-2 ASIC分类分类 第5页，共14页，编辑于2022年，星期一2.2 2.2 专用集成电路设计流程专用集

3、成电路设计流程 2.2.1 专用集成电路专用集成电路ASIC设计方法设计方法 图图2-3 ASIC实现方法实现方法 第6页，共14页，编辑于2022年，星期一2.2 2.2 专用集成电路设计流程专用集成电路设计流程 全定制法全定制法 基于晶体管级的，工作量大，设计周期长，面积利用率最高，基于晶体管级的，工作量大，设计周期长，面积利用率最高，性能较好，有利于提高集成度和工作速度性能较好，有利于提高集成度和工作速度。半定制法半定制法 约束性设计方式约束性设计方式 门阵列法（母片法）门阵列法（母片法）造价低、芯片利用率低造价低、芯片利用率低 标准单元法标准单元法 需建立完善的版图单元库需建立完善的版

4、图单元库 可编程逻辑器件法可编程逻辑器件法 芯片内的硬件资源和连线资源预先定制好芯片内的硬件资源和连线资源预先定制好 第7页，共14页，编辑于2022年，星期一2.2 2.2 专用集成电路设计流程专用集成电路设计流程 2.2.2 一般设一般设计的流程计的流程 图图2-4 ASIC设计流设计流程程 第8页，共14页，编辑于2022年，星期一2.3 2.3 面向面向FPGAFPGA的的EDAEDA开发工具开发工具 2.3.1 设计输入编辑器设计输入编辑器 2.3.2 HDL综合器综合器 FPGA/CPLD设计的设计的HDL综合器有如下三种：综合器有如下三种：l lSynopsys公司的公司的FPG

5、A Compiler II、DC-FPGA综合器。综合器。l lSynplicity公司的公司的Synplify Pro综合器。综合器。l lMentor子子公公司司Exemplar Logic的的Leonardo Spectrum综综合合器器和和Precision RTL Synthesis综合器。综合器。第9页，共14页，编辑于2022年，星期一2.3 2.3 面向面向FPGAFPGA的的EDAEDA开发工具开发工具 HDL综合器在把可综合的综合器在把可综合的VHDL程序转化成硬件电路时，程序转化成硬件电路时，经过两个步骤：经过两个步骤：第一步，转换成相应的电路或模块第一步，转换成相应的电

6、路或模块第二步，第二步，对实际的目标器件的结构进行优化对实际的目标器件的结构进行优化 HDL综综合合器器的的输输出出文文件件一一般般是是网网表表文文件件，如如EDIF格格式式，后缀是后缀是.edf。综合器只完成综合器只完成EDA设计流程中的一个独立步骤，往往被设计流程中的一个独立步骤，往往被其他环境调用。调用方式：前台模式和后台模式。其他环境调用。调用方式：前台模式和后台模式。综合器的使用也有两种模式：图形模式和命令行模式（综合器的使用也有两种模式：图形模式和命令行模式（shell模式）模式）第10页，共14页，编辑于2022年，星期一2.3 2.3 面向面向FPGAFPGA的的EDAEDA开

7、发工具开发工具 2.3.3 仿真器仿真器 1系统级仿真。系统级仿真。2行为级仿真。行为级仿真。3RTL级仿真。级仿真。4门级时序仿真。门级时序仿真。2.3.4 适配器适配器(布局布线器布局布线器)2.3.5 下载器下载器(编程器编程器)1编编译译型型仿仿真真器器。仿仿真真速速度度较较快快，需要预处理，不便及时修改。需要预处理，不便及时修改。2解解释释型型仿仿真真器器。速速度度一一般般，可可随随时修改仿真环境和条件。时修改仿真环境和条件。按电路描述级别不同按电路描述级别不同，仿真，仿真步骤：步骤：第11页，共14页，编辑于2022年，星期一2.4 QuartusII2.4 QuartusII概述

8、概述 Quartus II是是Altera提供的提供的FPGA/CPLD开发集成环境开发集成环境 图图2-5 Quartus II设计流程设计流程 第12页，共14页，编辑于2022年，星期一2.5 IP(Intellectual Property)2.5 IP(Intellectual Property)核核 软软IP-用用VHDL等等硬硬件件描描述述语语言言描描述述的的功功能能块块，但但是是并并不不涉涉及及用用什什么具体电路元件实现这些功能。么具体电路元件实现这些功能。以以HDL源文件的形式出现。源文件的形式出现。固固IP-完成了综合的功能块。完成了综合的功能块。以网表文件的形式提交。以网

9、表文件的形式提交。硬硬IP 提供设计的最终阶段产品：掩膜。提供设计的最终阶段产品：掩膜。分类：分类：第13页，共14页，编辑于2022年，星期一习习 题题 1-1 EDA技术与技术与ASIC设计和设计和FPGA开发有什么关系？开发有什么关系？1-2 与软件描述语言相比，与软件描述语言相比，VHDL有什么特点？有什么特点？1-3 什么是综合？有那些类型？综合在电子设计自动化中的地位是什什么是综合？有那些类型？综合在电子设计自动化中的地位是什么？么？1-4 在在EDA技术中，自顶向下的设计方法的重要意义是什么？技术中，自顶向下的设计方法的重要意义是什么？1-5 IP是什么？是什么？IP与与EDA技术的关系是什么？技术的关系是什么？IP在在EDA技术的应用技术的应用和发展中的意义是什么？和发展中的意义是什么？1-6 叙述叙述EDA的的FPGA/CPLD设计流程和设计流程和ASIC的设计流程。的设计流程。1-7 FPGA/CPLD在在ASIC设计中有什么用处？设计中有什么用处？第14页，共14页，编辑于2022年，星期一