计算机组成原理-第二版-唐朔飞著-课后习题详解.pdf

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1、第 1 章 电脑系统概论1.什么是电脑系统、电脑硬件和电脑软件？硬件和软件哪个更重要？解：P3电脑系统：由电脑硬件系统和软件系统组成的综合体。电脑硬件：指电脑中的电子线路和物理装置。电脑软件：电脑运行所需的程序及相关资料。硬件和软件在电脑系统中相互依存，缺一不可，因此同样重要。2.如何理解电脑的层次结构？答：电脑硬件、系统软件和应用软件构成了电脑系统的三个层次结构。1硬件系统是最内层的，它是整个电脑系统的基础和核心。2系统软件在硬件之外，为用户提供一个基本操作界面。3应用软件在最外层，为用户提供解决具体问题的应用系统界面。通常将硬件系统之外的其余层称为虚拟机。各层次之间关系密切，上层是下层的扩

2、展，下层是上层的基础，各层次的划分不是绝对的。3.说明高级语言、汇编语言和机器语言的差异及其联系。答：机器语言是电脑硬件能够直接识别的语言，汇编语言是机器语言的符号表示，高级语言是面向算法的语言。高级语言编写的程序源程序处于最高层，必须翻译成汇编语言，再由汇编程序汇编成机器语言目标程序之后才能被执行。4.如何理解电脑组成和电脑体系结构？答：电脑体系结构是指那些能够被程序员所见到的电脑系统的属性，如指令系统、数据类型、寻址技术组成及 I/O 机理等。电脑组成是指如何实现电脑体系结构所表达的属性，包含对程序员透明的硬件细节，如组成电脑系统的各个功能部件的结构和功能，及相互连接方法等。5.冯诺依曼电

3、脑的特点是什么？解：冯诺依曼电脑的特点是：P8电脑由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同同等地位存放于存储器内，并可以按地址访问；指令和数据均用二进制表示；指令由操作码、地址码两大部分组成，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置；指令在存储器中顺序存放，通常自动顺序取出执行；机器以运算器为中心原始冯诺依曼机。6.画出电脑硬件组成框图，说明各部件的作用及电脑系统的主要技术指标。答：电脑硬件组成框图如下：控制器控制器运算器运算器CPUCPU存储器存储器接口接口接口接口输入设备输入设备主机主机外设外设输出设备输出设备各部件的作用如下：各部件的

4、作用如下：控制器：整机的指挥中心，它使电脑的各个部件自动协调工作。运算器：对数据信息进行处理的部件，用来进行算术运算和逻辑运算。存储器：存放程序和数据，是电脑实现“存储程序控制”的基础。输入设备：将人们熟悉的信息形式转换成电脑可以接受并识别的信息形式的设备。输出设备：将电脑处理的结果二进制信息转换成人类或其它设备可以接收和识别的信息形式的设备。电脑系统的主要技术指标有：电脑系统的主要技术指标有：机器字长：指 CPU 一次能处理的数据的位数。通常与 CPU 的寄存器的位数有关，字长越长，数的表示范围越大，精度也越高。机器字长也会影响电脑的运算速度。数据通路宽度：数据总线一次能并行传送的数据位数。

5、存储容量：指能存储信息的最大容量，通常以字节来衡量。一般包含主存容量和辅存容量。运算速度：通常用MIPS每秒百万条指令、MFLOPS每秒百万次浮点运算或 CPI执行一条指令所需的时钟周期数来衡量。CPU 执行时间是指 CPU对特定程序的执行时间。主频：机器内部主时钟的运行频率，是衡量机器速度的重要参数。吞吐量：指流入、处理和流出系统的信息速率。它主要取决于主存的存取周期。响应时间：电脑系统对特定事件的响应时间，如实时响应外部中断的时间等。7.解释以下概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解：P9-10主机：是电脑硬件的主

6、体部分，由 CPU 和主存储器 MM 合成为主机。CPU：中央处理器，是电脑硬件的核心部件，由运算器和控制器组成；早期的运算器和控制器不在同一芯片上，现在的 CPU 内除含有运算器和控制器外还集成了 CACHE。主存：电脑中存放正在运行的程序和数据的存储器，为电脑的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。存储单元：可存放一个机器字并具有特定存储地址的存储单位。存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。存储字：一个存储单元所存二进制代码的逻辑单位。存储字长：一个存储单元所存储的二进制代码的总位数。存储容量：存储

7、器中可存二进制代码的总量；通常主、辅存容量分开描述。机器字长：指CPU 一次能处理的二进制数据的位数，通常与CPU 的寄存器位数有关。指令字长：机器指令中二进制代码的总位数。8.解释以下英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS解：全面的答复应分英文全称、中文名、功能三部分。CPU：Central Processing Unit，中央处理机器，是电脑硬件的核心部件，主要由运算器和控制器组成。PC：Program Counter，程序计数器，其功能是存放当前欲执行指令的地址，并可自动计数形成下一条指令地址。IR：I

8、nstruction Register，指令寄存器，其功能是存放当前正在执行的指令。CU：Control Unit，控制单元部件，为控制器的核心部件，其功能是产生微操作命令序列。ALU：Arithmetic Logic Unit，算术逻辑运算单元，为运算器的核心部件，其功能是进行算术、逻辑运算。ACC：Accumulator，累加器，是运算器中既能存放运算前的操作数，又能存放运算结果的寄存器。MQ：Multiplier-Quotient Register，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。X：此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作

9、寄存器之一，用来存放操作数；MAR：Memory Address Register，存储器地址寄存器，在主存中用来存放欲访问的存储单元的地址。MDR：Memory Data Register，存储器数据缓冲寄存器，在主存中用来存放从某单元读出、或要写入某存储单元的数据。I/O：Input/Output equipment，输入/输出设备，为输入设备和输出设备的总称，用于电脑内部和外界信息的转换与传送。MIPS：Million Instruction Per Second，每秒执行百万条指令数，为电脑运算速度指标的一种计量单位。9.画出主机框图，分别以存数指令“STA M”和加法指令“ADD M

10、”M 均为主存地址 为例，在图中按序标出完成该指令 包括取指令阶段 的信息流程 如。假设主存容量为 256M*32 位，在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。解：主机框图如 P13 图 1.11 所示。1STA M指令：PCMAR，MARMM，MMMDR，MDRIR，OP(IR)CU，Ad(IR)MAR，ACCMDR，MARMM，WR2ADD M 指令：PCMAR，MARMM，MMMDR，MDRIR，OP(IR)CU，Ad(IR)MAR，RD，MMMDR，MDRX，ADD，ALUACC，ACCMDR，WR假设主存容量 256M*32 位，在指令字长、存储字长、机器

11、字长相等的条件下，ACC、X、IR、MDR 寄存器均为 32 位，PC 和 MAR 寄存器均为 28 位。10.指令和数据都存于存储器中，电脑如何区分它们？解：电脑区分指令和数据有以下 2 种方法：通过不同的时间段来区分指令和数据，即在取指令阶段或取指微程序取出的为指令，在执行指令阶段或相应微程序取出的即为数据。通过地址来源区分，由 PC 提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。第 2 章 电脑的发展及应用1.通常电脑的更新换代以什么为依据？答：P22主要以组成电脑基本电路的元器件为依据，如电子管、晶体管、集成电路等。2.举例说明专用电脑和通用电脑的区

12、别。答：按照电脑的效率、速度、价格和运行的经济性和实用性可以将电脑划分为通用电脑和专用电脑。通用电脑适应性强，但牺牲了效率、速度和经济性，而专用电脑是最有效、最经济和最快的电脑，但适应性很差。例如个人电脑和计算器。3.什么是摩尔定律？该定律是否永远生效？为什么？答：P23，否，P36第 3 章 系统总线1.什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？答：P41.总线是一种能由多个部件分时共享的公共信息传送线路。总线传输的特点是：某一时刻只允许有一个部件向总线发送信息，但多个部件可以同时从总线上接收相同的信息。为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与

13、总线连通。2.总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系？答：按照连接部件的不同，总线可以分为片内总线、系统总线和通信总线。系统总线是连接 CPU、主存、I/O 各部件之间的信息传输线。系统总线按照传输信息不同又分为地址线、数据线和控制线。地址线是单向的，其根数越多，寻址空间越大，即 CPU 能访问的存储单元的个数越多；数据线是双向的，其根数与存储字长相同，是机器字长的整数倍。3.常用的总线结构有几种？不同的总线结构对电脑的性能有什么影响？举例说明。答：略。见 P52-55。4.为什么要设置总线判优控制？常

14、见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。5.解释以下概念：总线宽度、总线带宽、总线复用、总线的主设备或主模块、总线的从设备或从模块、总线的传输周期和总线的通信控制。答：P46。总线宽度：通常指数据总线的根数；总线带宽：总线的数据传输率，指单位时

15、间内总线上传输数据的位数；总线复用：指同一条信号线可以分时传输不同的信号。总线的主设备 主模块：指一次总线传输期间，拥有总线控制权的设备 模块；总线的从设备从模块：指一次总线传输期间，配合主设备完成数据传输的设备模块，它只能被动接受主设备发来的命令；总线的传输周期：指总线完成一次完整而可靠的传输所需时间；总线的通信控制：指总线传送过程中双方的时间配合方式。6.试比较同步通信和异步通信。答：同步通信：指由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差异不大的场合。异步通信：指没有统一时钟控制的通信，部件间采用应答方式进行联系，控制

16、方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。7.画图说明异步通信中请求与答复有哪几种互锁关系？答：见 P61-62，图 3.86。8.为什么说半同步通信同时保留了同步通信和异步通信的特点？答：半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。9.别离式通讯有何特点，主要用于什么系统？答：别离式通讯的特点是：1各模块欲占用总线使用权都必须提出申请；2在得到总线使用权后，主模块在先定的时间内向对方传送信息，采用同步方式传送，不再等待对方的答复信号；3各模块在准备数据的过程中都不占用总线，使总线可接受其

17、它模块的请求；4总线被占用时都在做有效工作，或者通过它发送命令，或者通过它传送数据，不存在空闲等待时间，充分利用了总线的占用，从而实现了总线在多个主、从模块间进行信息交叉重叠并行传送。别离式通讯主要用于大型电脑系统。10.为什么要设置总线标准？你知道目前流行的总线标准有哪些？什么叫 plugand play？哪些总线有这一特点？答：总线标准的设置主要解决不同厂家各类模块化产品的兼容问题；目前流行的总线标准有：ISA、EISA、PCI 等；plug and play：即插即用，EISA、PCI 等具有此功能。11.画一个具有双向传输功能的总线逻辑图。答：在总线的两端分别配置三态门，就可以使总线具

18、有双向传输功能。a0a1anb0b1bna至bb至a12.设数据总线上接有 A、B、C、D 四个寄存器，要求选用合适的 74 系列芯片，完成以下逻辑设计：1 设计一个电路，在同一时间实现DA、DB 和 DC 寄存器间的传送；2 设计一个电路，实现以下操作：T0 时刻完成 D总线；T1 时刻完成总线A；T2 时刻完成 A总线；T3 时刻完成总线B。解：1由 T 打开三态门将 D 寄存器中的内容送至总线 bus，由 cp 脉冲同时将总线上的数据打入到 A、B、C 寄存器中。T 和 cp 的时间关系如图1所示。cp脉冲ABC总线busT三态门TcpD图12三态门1 受 T0T1 控制，以确保T0 时

19、刻 D总线，以及T1 时刻总线接收门 1A。三态门 2 受 T2T3 控制，以确保 T2 时刻 A总线，以及T3 时刻总线接收门 2B。T0、T1、T2、T3 波形图如图2所示。A接收门1三态门2CPT0T1T2+T3T1T2T3BUS三态门1T0+T1接收门2T3DB图(2)13.什么是总线的数据传输率，它与哪些因素有关？答：总线数据传输率即总线带宽，指单位时间内总线上传输数据的位数，通常用每秒传输信息的字节数来衡量。它与总线宽度和总线频率有关，总线宽度越宽，频率越快，数据传输率越高。14.设总线的时钟频率为 8MHZ，一个总线周期等于一个时钟周期。如果一个总线周期中并行传送 16 位数据，

20、试问总线的带宽是多少？解：由于：f=8MHz,T=1/f=1/8M 秒，一个总线周期等于一个时钟周期所以：总线带宽=16/1/8M=128Mbps15.在一个 32 位的总线系统中，总线的时钟频率为 66MHZ，假设总线最短传输周期为 4 个时钟周期，试计算总线的最大数据传输率。假设想提高数据传输率，可采取什么措施？解：总线传输周期=4*1/66M 秒总线的最大数据传输率=32/(4/66M)=528Mbps假设想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的时钟周期个数。16.在异步串行传送系统中，字符格式为：1 个起始位、8 个数据位、1 个校验位、2 个终止

21、位。假设要求每秒传送 120 个字符，试求传送的波特率和比特率。解：一帧包含：1+8+1+2=12 位故波特率为：1+8+1+2*120=1440bps比特率为：8*120=960bps存储器1.解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。答：主存：主存储器，用于存放正在执行的程序和数据。CPU 可以直接进行随机读写，访问速度较高。辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。Cache：高速缓冲存储器，介于CPU 和主存之间，用于解决CPU 和主存之间速度不匹

22、配问题。RAM：半导体随机存取存储器，主要用作电脑中的主存。SRAM：静态半导体随机存取存储器。DRAM：动态半导体随机存取存储器。ROM：掩膜式半导体只读存储器。由芯片制造商在制造时写入内容，以后只能读出而不能写入。PROM：可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。EPROM：紫外线擦写可编程只读存储器。需要修改内容时，现将其全部内容擦除，然后再编程。擦除依靠紫外线使浮动栅极上的电荷泄露而实现。EEPROM：电擦写可编程只读存储器。CDROM：只读型光盘。Flash Memory：闪速存储器。或称快擦型存储器。2.电脑中哪些部件可以用于存储信息？按速度、容量和价格/位排序

23、说明。答：电脑中寄存器、Cache、主存、硬盘可以用于存储信息。按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cache、主存、硬盘；按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。3.存储器的层次结构主要表达在什么地方？为什么要分这些层次？电脑如何管理这些层次？答：存储器的层次结构主要表达在 Cache-主存和主存-辅存这两个存储层次上。Cache-主存层次在存储系统中主要对 CPU 访存起加速作用，即从整体运行的效果分析，CPU 访存速度加快，接近于 Cache 的速度，而寻址空间和位价却接近于主存。主存-辅存层次在存储系统中主要起扩容作用，

24、即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就到达了速度快、容量大、位价低的优化效果。主存与 CACHE 之间的信息调度功能全部由硬件自动完成。而主存与辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间物理地址空间大得多的虚拟地址空间逻辑地址空间编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4.说明存取周期和存取时间的区别。解：存取周期和存

25、取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期=存取时间+恢复时间5.什么是存储器的带宽？假设存储器的数据总线宽度为32 位，存取周期为200ns，则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽=1/200ns 32 位=160M 位/秒=20MB/秒=5M 字/秒注意：字长 32 位，不是 16 位。注：1ns=10-9s6.某机字长为 32 位，其存储容量是 64KB，按字编址它的寻址范围是多少？假设主存以字节编址，试画出主存字地址和字节地址的分配情况。解：存储容量是 64K

26、B 时，按字节编址的寻址范围就是 64K，如按字编址，其寻址范围为：64K/32/8=16K字节地址字地址0000H0001H0002H0003H0004H0005H0006H0007H0008H0009H0000H0001H0002H主存字地址和字节地址的分配情况：如图7.一个容量为 16K32 位的存储器，其地址线和数据线的总和是多少？当选用以下不同规格的存储芯片时，各需要多少片？1K4 位，2K8 位，4K4 位，16K1 位，4K8 位，8K8 位解：地址线和数据线的总和=14+32=46 根；选择不同的芯片时，各需要的片数为：1K4：16K32/1K4=168=128 片2K8：16

27、K32/2K8=84=32 片4K4：16K32/4K4=48=32 片16K1：16K32/16K1=132=32 片4K8：16K32/4K8=44=16 片8K8：16K32/8K8=24=8 片8.试比较静态 RAM 和动态 RAM。答：略。参看课件9.什么叫刷新？为什么要刷新？说明刷新有几种方法。解：刷新：对 DRAM 定期进行的全部重写过程；刷新原因：因电容泄漏而引起的 DRAM 所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方法有三种：集中式、分散式、异步式。集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。分散式：在每个读/写周期之后

28、插入一个刷新周期，无 CPU 访存死时间。异步式：是集中式和分散式的折衷。10.半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。11.一个 8K8 位的动态 RAM 芯片，其内部结构排列成 256s。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解：采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：25

29、6s采用分散刷新方式刷新间隔为：256s+s采用异步刷新方式刷新间隔为:2ms12.画出用 10244 位的存储芯片组成一个容量为 64K8 位的存储器逻辑框图。要求将 64K 分成 4 个页面，每个页面分 16 组，指出共需多少片存储芯片。解：设采用 SRAM 芯片，则：总片数=64K8 位/10244 位=642=128 片题意分析：此题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：页面容量=总容量/页面数=64K8/4=16K8 位，4 片 16K8字串联成 64K8 位组容量=页面容量/组数=16K8 位/16=1K8 位，16 片 1K8位字

30、串联成 16K8 位组内片数=组容量/片容量=1K8 位/1K4 位=2 片，两片 1K4位芯片位并联成 1K8 位存储器逻辑框图：略。13.设有一个 64K8 位的 RAM 芯片，试问该芯片共有多少个基本单元电路 简称存储基元？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解：存储基元总数=64K8 位=512K 位=219位；思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成 2 的幂的关系，可较好地压缩线数。设地址线根数为 a，数据线根数为b，则片容量为：2

31、ab=219；b=219-a；假设 a=19，b=1，总和=19+1=20；a=18，b=2，总和=18+2=20；a=17，b=4，总和=17+4=21；a=16，b=8，总和=16+8=24；由上可看出：芯片字数越少，芯片字长越长，引脚数越多。芯片字数减1、芯片位数均按 2 的幂变化。结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线=19 根，数据线=1 根；或地址线=18 根，数据线=2 根。14.某 8 位微型机地址码为 18 位，假设使用 4K4 位的 RAM 芯片组成模块板结构的存储器，试问：1该机所允许的最大主存空间是多少？2假设每个模块板为 32K

32、8 位，共需几个模块板？3每个模块板内共有几片 RAM 芯片？4共有多少片 RAM？5CPU 如何选择各模块板？解：1该机所允许的最大主存空间是：218 8 位=256K8 位=256KB2模块板总数=256K8/32K8=8 块3板内片数=32K8 位/4K4 位=82=16 片4总片数=16 片8=128 片5CPU 通过最高 3 位地址译码输出选择模板，次高 3 位地址译码输出选择芯片。地址格式分配如下：模板号（3位）芯片号（3位）片内地址（12位）15.设 CPU 共有 16 根地址线，8 根数据线，并用MREQ低电平有效作访存控制信号，R/W作读写命令信号高电平为读，低电平为写。现有

33、以下存储芯片：ROM2K8 位，4K4 位，8K8 位，RAM1K4 位，2K8 位，4K8 位，及 74138 译码器和其他门电路门电路自定。试从上述规格中选用合适芯片，画出 CPU 和存储芯片的连接图。要求：1最小 4K 地址为系统程序区，409616383 地址范围为用户程序区。2指出选用的存储芯片类型及数量。3详细画出片选逻辑。解：1地址空间分配图：系统程序区ROM 共 4KB：0000H-0FFFH用户程序区RAM 共 12KB：1000H-3FFFH2选片：ROM：选择 4K4 位芯片 2 片，位并联RAM：选择4K8 位芯片3 片，字串联(RAM1 地址范围为:1000H-1FF

34、FH,RAM2 地 址 范 围 为 2000H-2FFFH,RAM3 地 址 范 围为:3000H-3FFFH)3各芯片二进制地址分配如下：A1A1A1A1A1A15ROM1,2RAM1RAM2RAM00000004000000030000111200110011000101000101010AAAAAAAAAA9876543210000000000011111111110000000000111111111100000000001111111111000000000030011111111111111CPU 和存储器连接逻辑图及片选逻辑如以下图(3)所示：MREQG1G2AA15A14A13

35、A12A11A0G2BA AB BC CY774138Y3Y2Y1Y0.PD/PROG.ROM2.RAM1.CS.RAM2.CS.RAM3.CPUROM1.OEOER/WR/WR/WCSD0D3D4.D7R/W图316.CPU 假设同上题，现有 8 片 8K8 位的 RAM 芯片与 CPU 相连，试答复：1用 74138 译码器画出 CPU 与存储芯片的连接图；2写出每片 RAM 的地址范围；3如果运行时发现不管往哪片 RAM 写入数据后，以 A000H 为起始地址的存储芯片都有与其相同的数据，分析故障原因。4根据1的连接图，假设出现地址线A13 与 CPU 断线，并搭接到高电平上，将出现什么

36、后果？解：1CPU 与存储器芯片连接逻辑图：+5VG1G2AMREQY7A15A14A13A12A0G2BABC74138.Y2Y1Y0.WE.WE.CSWECPUD0D7RAM0.CSRAM1RAM7.CSR/W.2地址空间分配图：RAM0：0000H1FFFHRAM1：2000H3FFFHRAM2：4000H5FFFHRAM3：6000H7FFFHRAM4：8000H9FFFHRAM5：A000HBFFFHRAM6：C000HDFFFHRAM7：E000HFFFFH3如果运行时发现不管往哪片 RAM 写入数据后，以 A000H 为起始地址的存储芯片(RAM5)都有与其相同的数据，则根本的故

37、障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的，可能的情况有：1该片的CS端与WE端错连或短路；2该片的CS端与 CPU 的MREQ端错连或短路；3该片的CS端与地线错连或短路。4如果地址线A13 与 CPU 断线，并搭接到高电平上，将会出现A13 恒为“1”的情况。此时存储器只能寻址 A13=1 的地址空间(奇数片)，A13=0 的另一半地址空间偶数片将永远访问不到。假设对A13=0 的地址空间偶数片进行访问，只能错误地访问到 A13=1 的对应空间(奇数片)中去。17.写出 1100、1101、1110、1111 对应的汉明码。解：有效信息均为 n=4

38、位，假设有效信息用 b4b3b2b1 表示校验位位数 k=3 位，2k=n+k+1设校验位分别为 c1、c2、c3，则汉明码共 4+3=7 位，即：c1c2b4c3b3b2b1校验位在汉明码中分别处于第 1、2、4 位c1=b4b3b1c2=b4b2b1c3=b3b2b1当有效信息为 1100 时，c3c2c1=110,汉明码为 0111100。当有效信息为 1101 时，c3c2c1=001,汉明码为 1010101。当有效信息为 1110 时，c3c2c1=000,汉明码为 0010110。当有效信息为 1111 时，c3c2c1=111,汉明码为 1111111。18.已知收到的汉明码按

39、配偶原则配置为1100100、1100111、1100000、1100001，检查上述代码是否出错？第几位出错？解：假设接收到的汉明码为：c1c2b4c3b3b2b1纠错过程如下：P1=c1b4b3b1P2=c2b4b2b1P3=c3b3b2b1如果收到的汉明码为 1100100，则 p3p2p1=011，说明代码有错，第 3 位b4 出错，有效信息为：1100如果收到的汉明码为 1100111，则 p3p2p1=111，说明代码有错，第 7 位b1 出错，有效信息为：0110如果收到的汉明码为 1100000，则 p3p2p1=110，说明代码有错，第 6 位b2 出错，有效信息为：0010

40、如果收到的汉明码为 1100001，则 p3p2p1=001，说明代码有错，第 1 位c1 出错，有效信息为：000119.已经接收到以下汉明码，分别写出它们所对应的欲传送代码。11100000按偶性配置21100010按偶性配置31101001按偶性配置40011001按奇性配置51000000按奇性配置61110001按奇性配置解：一假设接收到的汉明码为 C1C2B4C3B3B2B1，按偶性配置则：P1=C1B4B3B1P2=C2B4B2B1P3=C3B3B11如接收到的汉明码为 1100000，P1=1000=1P2=1000=1P3=000=0P3P2P1=011，第 3 位出错，可纠

41、正为 1110000，故欲传送的信息为 1000。2如接收到的汉明码为 1100010，P1=1000=1P2=1010=0P3=000=0P3P2P1=001，第 1 位出错，可纠正为 0100010，故欲传送的信息为 0010。3如接收到的汉明码为 1101001，P1=1001=0P2=1001=0P3=101=0P3P2P1=000，传送无错，故欲传送的信息为 0001。二假设接收到的汉明码为 C1C2B4C3B3B2B1，按奇性配置则：P1=C1B4B3B11P2=C2B4B2B11P3=C3B3B114如接收到的汉明码为 0011001，P1=01011=1P2=01011=1P3

42、=1011=1P3P2P1=111，第 7 位出错，可纠正为 0011000，故欲传送的信息为 1000。5如接收到的汉明码为 1000000，P1=10001=0P2=01001=0P3=0001=1P3P2P1=100，第 4 位出错，可纠正为 1001000，故欲传送的信息为 0000。6如接收到的汉明码为 1110001，P1=11011=0P2=11011=0P3=0011=0P3P2P1=000，传送无错，故欲传送的信息为 1001。20.欲传送的二进制代码为 1001101，用奇校验来确定其对应的汉明码，假设在第 6 位出错，说明纠错过程。解：欲传送的二进制代码为1001101，

43、有效信息位数为n=7 位，则汉明校验的校验位为 k 位，则：2k=n+k+1，k=4，进行奇校验设校验位为 C1C2C3C4，汉明码为 C1C2B7C3B6B5B4C4B3B2B1，C1=1B7B6B4B3B1=110111=1C2=1B7B5B4B2B1=110101=0C3=1B6B5B4=1001=0C4=1B3B2B1=1101=1P1=1C1B7B6B4B3B1=1110111=0P2=1C2B7B5B4B2B1=1011101=1P3=1C3B6B5B4=10011=1P4=1C4B3B2B1=11101=0P4P3P2P1=0110 说明第 6 位出错，对第 6 位取反即完成纠错

44、。21.为什么在汉明码纠错过程中，新的检测位 P4P2P1 的状态即指出了编码中错误的信息位？答：汉明码属于分组奇偶校验，P4P2P1=000，说明接收方生成的校验位和收到的校验位相同，否则不同说明出错。由于分组时校验位只参加一组奇偶校验，有效信息参加至少两组奇偶校验，假设果校验位出错，P4P2P1 的某一位将为 1，刚好对应位号 4、2、1；假设果有效信息出错，将引起 P4P2P1 中至少两位为 1，如 B1 出错，将使 P4P1 均为 1，P2=0,P4P2P1=101,22.某机字长 16 位，常规的存储空间为 64K 字，假设想不改用其他高速的存储芯片，而使访存速度提高到 8 倍，可采

45、取什么措施？画图说明。解：假设想不改用高速存储芯片，而使访存速度提高到 8 倍，可采取八体交叉存取技术，8 体交叉访问时序如以下图：启动存储体0启动存储体1启动存储体2启动存储体3启动存储体4启动存储体5启动存储体6启动存储体7单体访存周期23.设 CPU 共有 16 根地址线，8 根数据线，并用M/IO作为访问存储器或 I/O的控制信号高电平为访存，低电平为访 I/O，WR低电平有效为写命令，RD低电平有效为读命令。设计一个容量为 64KB 的采用低位交叉编址的 8体并行结构存储器。现有以下图所示的存储器芯片和 138 译码器。Ai A0.RAMOECEWE.Dn D0画出 CPU 和存储器

46、芯片芯片容量自定的连接图，并写出图中每个存储芯片的地址范围用十六进制数表示。解：8 体低位交叉并行存储器的每个存储体容量为 64KB/8=8KB，因此应选择8KBRAM 芯片，芯片地址线12 根A0-A12，数据线8 根D0-D7，用138译码器进行存储体的选择。设计如下：+5V。G1G2A。Y7MREQA0A1A2A15.G2BA AB BC C74138。Y3Y2Y1Y0.RAM1.RAM2.RAM3.A3.RAM0.A0 A12CEOEWED0 D7A0 A12CEA0 A12CEOEWED0 D7A0 A12CEOEWED0 D7A0 A12CEOEWED0 D7CPUD0OEWED0

47、 D7RAM7.D7.WRRD.24.一个 4 体低位交叉的存储器，假设存储周期为T，CPU 每隔 1/4 存取周期启动一个存储体，试问依次访问 64 个字需多少个存取周期？解：4 体低位交叉的存储器的总线传输周期为，=T/4，依次访问64 个字所需时间为：t=T+(64-1)25.什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？答：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大(大约 5:1)。存储系统中Cache-主存层次和主存-

48、辅存层次均采用了程序访问的局部性原理。26.电脑中设置 Cache 的作用是什么？能否将 Cache 的容量扩大，最后取代主存，为什么？答：电脑中设置 Cache 的作用是解决 CPU 和主存速度不匹配问题。不能将 Cache 的容量扩大取代主存，原因是:1Cache 容量越大成本越高，难以满足人们追求低价格的要求；2如果取消主存，当CPU 访问 Cache失败时，需要将辅存的内容调入 Cache 再由 CPU 访问，造成 CPU 等待时间太长，损失更大。27.Cache 做在 CPU 芯片内有什么好处？将指令 Cache 和数据 Cache 分开又有什么好处？答：Cache 做在 CPU 芯

49、片内主要有下面几个好处：1可提高外部总线的利用率。因为 Cache 在 CPU 芯片内，CPU 访问Cache 时不必占用外部总线。2Cache 不占用外部总线就意味着外部总线可更多地支持 I/O 设备与主存的信息传输，增强了系统的整体效率。3可提高存取速度。因为Cache 与 CPU 之间的数据通路大大缩短,故存取速度得以提高。将指令 Cache 和数据 Cache 分开有如下好处：1可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。2指令 Cache 可用 ROM 实现，以提高指令存取的可靠性。3 数据 Cache 对不同数据类型的支持更为灵活，既可支持整数 例 32 位

50、，也可支持浮点数据如 64 位。补充：Cache 结构改良的第三个措施是分级实现，如二级缓存结构，即在片内CacheL1和主存之间再设一个片外 CacheL2，片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度。28.设主存容量为 256K 字，Cache 容量为 2K 字，块长为 4。1设计 Cache 地址格式，Cache 中可装入多少块数据？2在直接映射方式下，设计主存地址格式。3在四路组相联映射方式下，设计主存地址格式。4在全相联映射方式下，设计主存地址格式。5假设存储字长为 32 位，存储器按字节寻址，写出上述三种映射方