EDA实验六8位二进制全加法器的设计说明.pdf
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1、.电子设计自动化实验报告电子设计自动化实验报告实验六实验六实验名称:实验名称:8 8 位二进制全加法器的设计位二进制全加法器的设计专业及班级:专业及班级:姓名:姓名:学号:学号:一、实验目的:一、实验目的:1.掌握 VHDL 语言的基本结构。2.掌握全加器原理,能进行多位加法器的设计。3.掌握 VHDL 语言的基本描述语句特别是元件例化语句的使用方法。二、实验内容二、实验内容设计并实现一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。要求编写 4 位加法器的 VHDL 语言程序,顶层 8 位加法器的设计要求利用元件例化语句进行设计,并利用开发工具软件对其进行编译和仿真,最后通过实验
2、开发系统对其进行硬件验证。三、实验步骤附源代码及仿真结果图:三、实验步骤附源代码及仿真结果图:1.根据 4 位二进制加法器的原理,利用 VHDL 语言的基本描述语句编写出 4位加法器的 VHDL 语言程序。-ADDER4B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT C4:INSTD_LOGIC;A4:IN STD_LOGIC_VECTOR;B4:IN STD_LOGIC_VECTOR;S4:OUT STD_LOGIC_VECTOR;CO4:O
3、UT STD_LOGIC;END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5:STD_LOGIC_VECTOR;SIGNAL A5,B5:STD_LOGIC_VECTOR;BEGINA5=0&A4;B5=0&B4;S5=A5+B5+C4;S4=S5;1/3.CO4=S5;END ARCHITECTURE ART;2.对所设计的 4 位二进制加法器的 VHDL 程序进行编译,然后对其进行仿真,初步验证程序设计的正确性。编译成功后,出现如图 2-10 所示界面:仿真图片:3.采用元件例化语句设计 8 位加法器,并对其进行编译和仿真,
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