第6章存储器接口PPT讲稿.ppt

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1、第第6章章 存储器接口存储器接口第1页，共12页，编辑于2022年，星期一第六章 存储器接口本章内容本章内容6.1 半导体存储器6.2 存储器接口技术6.3 主存储器接口6.4 高速缓冲存储器接口第2页，共12页，编辑于2022年，星期一6.1 半导体存储器本章首页本章首页本章首页本章首页1.1.半导体存储器半导体存储器存储器系统：容量大、速度快、成本低分级结构：分级结构：高速缓冲存储器(Cache)、主存储器(MM)、辅助存储器(外存储器)中央处理器快存外存主存存储器的分级结构存储器的分级结构内存主机速度快、容量小速度慢、容量大按制造工艺分按制造工艺分双极型双极型:速度快、集成度低、功耗大、

2、成本高MOSMOS型型:集成度高、功耗小、成本低按存取方式分按存取方式分随机存取存储器(RAMRAM):易失性只读存储器(ROMROM):非易失性静态(SRAMSRAM):双稳电路;速度快动态(DRAMDRAM):靠电容存储,刷新;集成度高、功耗和价格低掩模ROM:用户不可写入可编程PROM:用户可写入一次用紫外线擦除的、可编程EPROM:可多次写入;紫外线擦除电擦除的、可编程E2PROM:可多次写入;电擦除第3页，共12页，编辑于2022年，星期一6.1 半导体存储器（续）本章首页本章首页本章首页本章首页2.2.半导体存储器的主要性能指标半导体存储器的主要性能指标存储容量存储容量:能存储二进

3、制数码的数量,即存储元的个数;mn,1K4,8KB存取时间存取时间(读写周期读写周期):):从启动一次存储器操作到完成该操作所经历的时间功耗:每个存储元消耗功率的大小;w/位、mw/位可靠性:对电磁场及温度变化等的抗干扰能力,无故障时间:数千小时3.3.存储芯片的组成存储芯片的组成地址译码器数据缓冲器存储矩阵控制逻辑n位地址2n-10101mm位数据R/WCS地址译码器地址译码器:接收n位地址，产生2n个选择信号控制逻辑电路控制逻辑电路:接收片选、读写信号，控制传送数据缓冲器数据缓冲器:数据中转存储体存储体:主体，由存储元按规律排列字结构位结构第4页，共12页，编辑于2022年，星期一6.2

4、存储器接口技术本章首页本章首页本章首页本章首页1.1.存储器接口应考虑的问题存储器接口应考虑的问题1）与与CPUCPU的时序配合的时序配合慢速存储器:产生“等待申请”,插入等待周期80868086系统总线周期系统总线周期T T1 1:发出地址 T T2 2：发读写命令T T3 3:传送数据,前沿检测检测READYREADY T T4 4：结束操作产生等待申请的条件产生等待申请的条件:IO/M、RD/WR、地址译码等待周期个数控制等待周期个数控制:READY=0的时间;触发器级数RDYQ1 Q2CLKT1T2T3TWT4IO/MD2=Q1Q1Q2READY (8284输出)CD1Q1Q1CD2Q

5、2Q2IO/M&RDY送往8284CLK插入插入1 1个个T TW W的情况的情况CD1Q1Q1CD2Q2Q2IO/M&RDY送往8284CLK插入插入2 2个个T TW W(多加1级缓冲器)CD3Q3Q3RDYQ1 Q3CLKT1T2T3TWTWIO/MD2=Q1Q1D3=Q2READY (8284输出)T TW W中操作同中操作同T T3 3T4Q3第5页，共12页，编辑于2022年，星期一6.2 存储器接口技术（续）本章首页本章首页本章首页本章首页2）CPUCPU总线负载能力总线负载能力小型系统小型系统:直接相连较大系统较大系统:加缓冲器或驱动器3）存储芯片的选用存储芯片的选用芯片类型芯

6、片类型Cache:双极型RAM或高速MOS静态RAMRAM小容量(64KB内):SRAM 大容量:DRAMROM:EPROM、E2PROMMM芯片型号芯片型号原则原则:满足容量要求情况下,尽量选用容量大、集成度高的减轻负载减轻负载 降低成本降低成本 减小电路板面积减小电路板面积芯片型号芯片型号芯片数量芯片数量ABAB的负载的负载DBDB的负载的负载2114(1K4)1682=1681=86116(2K8)441=441=46264(8K8)111构成构成8KB8KB2.2.存储器地址译码方法存储器地址译码方法(8位机为例)1）片选控制的译码方法片选控制的译码方法线选法线选法:1根高位地址选中1

7、个芯片A12(1)4KBCS(2)4KBCS(3)4KBCS111A13A14A011用用4KB4KB构成构成12KB12KB优点优点:简单缺点缺点:地址重叠、地址空间不连续A12=1,选中(1);A13=1,选中(2);A14=1,选中(3)用于用于 小小容量容量第6页，共12页，编辑于2022年，星期一缺点缺点:同线选法6.2 存储器接口技术（续）本章首页本章首页本章首页本章首页部分译码法部分译码法:高位地址中的部分参与译码全译码法全译码法:所有高位地址译出全部地址空间用用4KB4KB构构成成32KB32KB地址连续地址连续 与与单元一一对应单元一一对应(1)4KBCS(2)4KBCS(1

8、6)4KBCSA0114-16 译码器A1215Y0Y1Y15(1)4KBCS(2)4KBCS(8)4KBCSA0114-16 译码器A1214Y0Y1Y7 A15(不参与译码)混合译码法混合译码法:部分译码与线选法结合11A14A15(1)4KBCS(4)4KBCS(6)4KBCSA0112-4 译码器A1213Y0Y3(5)4KBCS用用4KB4KB构成构成24KB24KB缺点缺点:同线选法实际中常用经改进后的部分译码法第7页，共12页，编辑于2022年，星期一6.2 存储器接口技术（续）设计步骤设计步骤:确定存储器的地址空间画地址分配图或地址分配表确定译码方法并画地址位图选合适器件，画译

9、码电路图2）地址译码电路的设计地址译码电路的设计举例举例:用2KB的ROM和1KB的RAM构成4KB的ROM(0000H0FFFH)和4KB的RAM(2000H2FFFH)，16位地址共用6片 2片ROM,4片RAM芯片编号芯片编号芯片编号芯片编号类型与容量类型与容量类型与容量类型与容量地址范围地址范围地址范围地址范围1 1ROM 2KBROM 2KB0000H0000H07FFH07FFH2 2ROM 2KBROM 2KB0800H0800H0FFFH0FFFH3 3RAM 1KBRAM 1KB2000H2000H23FFH 23FFH 4 4RAM 1KBRAM 1KB2400H2400H

10、27FFH27FFH5 5RAM 1KBRAM 1KB2800H2800H2BFFH2BFFH6 6RAM 1KBRAM 1KB2C00H2C00H2FFFH2FFFH地址地址 分分配表配表地址地址位图位图译码允许译码允许译码允许译码允许一次译码一次译码一次译码一次译码A A A A15151515A A A A14141414A A A A13131313A A A A12121212A A A A11111111A A A A10101010A A A A9 9 9 90 0 0 00 00 00 00 00 0片片1 1的的A A0 010100 00 00 00 01 1片片2 2的的

11、A A0 010100 00 01 10 00 00 0片片3 3的的A A0 09 90 00 01 10 00 01 1片片4 4的的A A0 09 90 00 01 10 01 10 0片片5 5的的A A0 09 90 00 01 10 01 11 1片片6 6的的A A0 09 9二次译码二次译码74LS138ABCA15A14A13A12A11G2AG2B+5VY0Y1Y4Y5(2片ROM的片选)A1011114 片RAM的片选本章首页本章首页本章首页本章首页第8页，共12页，编辑于2022年，星期一6.2 存储器接口技术（续）本章首页本章首页本章首页本章首页与控制总线的连接3）存

12、储器与控制总线、数据总线的连接存储器与控制总线、数据总线的连接与数据总线的连接RAMROM:OE，可与CS一同控制WE:用MEMW控制RD:用MEMR控制;WR用MEMW控制非字结构的存储芯片多片组合成8位长度除数据线外所有除数据线外所有信号连在一起信号连在一起6.3 主存储器接口1.1.EPROMEPROM与与CPUCPU的接口的接口1）芯片特性芯片特性(2716)2K8,存取时间450nsVppVpp:编程电源,编程时,+25V;正常读出时,+5VCECE(PD/PGM):片选(功率下降/编程脉冲),编程时宽度为50ms50ms的正脉冲;读出时,1,功率下降75OEOE:允许输出,低有效工

13、作方式工作方式引脚引脚(24):A010、D07、GND、Vcc、Vpp、CE(PD/PGM)、OE高阻高阻+25+25V V1 10 0编程禁止编程禁止输出输出+25+25V V0 00 0编程核实编程核实输入输入+25+25V V1 1正脉冲正脉冲编程编程高阻高阻+5V+5V 1 1功率下降功率下降高阻高阻+5V+5V1 1 输出禁止输出禁止输出输出+5V+5V0 00 0读读D D D D 0 0 0 07 7 7 7VppVppVppVppOEOEOEOECE CE CE CE (PD/PGM)(PD/PGM)(PD/PGM)(PD/PGM)工作方式信号线第9页，共12页，编辑于202

14、2年，星期一6.3 主存储器接口（续）2）接口方法接口方法低位地址、数据线直接相连Vcc连+5V,Vpp由开关控制译码器2716A010A1115A0101MRDCEOED07译码器2716A010A1115A010MRDCEOED07译码器2716A010A1115A0101MRDCEOED07确定译码方法并画地址位图CE、OE由高位地址、控制信号译码2.2.SRAMSRAM与与CPUCPU的接口的接口1）芯片特性芯片特性(2114)1K4,存取时间450nsWEWE:=0,写;=1,读引脚引脚(18):Vcc、GND、A09、D03、CS、WE2）接口方法接口方法低位地址A09直接相连D0

15、3与数据总线连续4位相连;每2片组成8位CS由高位地址译码产生WE受MEMW控制本章首页本章首页本章首页本章首页第10页，共12页，编辑于2022年，星期一6.3 主存储器接口（续）3）接口举例接口举例本章首页本章首页本章首页本章首页举例举例:用2716构成4KB的ROM(0000H0FFFH);用2114构成4KB的RAM(2000H2FFFH)，16位地址共用2片2716 8片2114,每2片为一组分析同分析同6.26.2D4774LS138ABCA15A14A13A12A11G2AG2B+5VY0Y1Y4Y5A1011112716(1)CE OE2716(2)CE OE2114(1)CS

16、 WECSWE(5)2114(2)CS WECSWE(6)2114(3)CS WECSWE(7)2114(4)CS WECSWE(8)MEMRMEMWD03A010A10D07A010D07A09A09D03D03第11页，共12页，编辑于2022年，星期一本章首页本章首页本章首页本章首页本章要点本章要点半导体存储器的分类及其主要特点半导体存储器的分类及其主要特点存储器与存储器与CPUCPU接口时应该考虑的问题接口时应该考虑的问题片选控制信号产生的方法片选控制信号产生的方法EPROMEPROM、SRAMSRAM的接口电路设计的接口电路设计DRAMDRAM接口的特殊性接口的特殊性DRAMDRAM控制器的构成及其功能控制器的构成及其功能第12页，共12页，编辑于2022年，星期一