第2章存储器PPT讲稿.ppt

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1、第第2章存储器章存储器第1页，共116页，编辑于2022年，星期一2.1 存储器概述存储器概述2.1.1 计算机中的存储器计算机中的存储器计算机中的存储器由计算机中的存储器由两部分组成两部分组成:一类是位于一类是位于“主机主机”内部的存储器，简称内部的存储器，简称“主存主存”，由半导体器件构，由半导体器件构成。它的主要特性是成。它的主要特性是“随机存取随机存取”。现代计算机为了提高运行速度，在主存和现代计算机为了提高运行速度，在主存和CPU之间增设了容量小、速之间增设了容量小、速度快的高速缓冲存储器（度快的高速缓冲存储器（cache）。在这样的系统中，）。在这样的系统中，cache和主存和主存

2、构成内存。在没有构成内存。在没有cache的系统中，主存也称为内存。的系统中，主存也称为内存。另一部分是另一部分是辅助存储器辅助存储器，也称为外部存储器，简称，也称为外部存储器，简称“辅存辅存”或或“外外存存”。辅存的。辅存的重要特征重要特征是是CPU只能以只能以“块块”为单位访问这类存储为单位访问这类存储器，在电源关闭后，辅存中的信息仍然可以长期保存。器，在电源关闭后，辅存中的信息仍然可以长期保存。第2页，共116页，编辑于2022年，星期一2.1.2 半导体存储器的分类与性能指标半导体存储器的分类与性能指标1.半导体存储器分类半导体存储器分类微型计算机系统普遍采用半导体存储器作为内存。微型

3、计算机系统普遍采用半导体存储器作为内存。按制造工艺按制造工艺:双极型双极型(速度快，耗电多）速度快，耗电多）MOS型（速度稍慢，耗电少）型（速度稍慢，耗电少）按功能划分：按功能划分：随机存取存储器随机存取存储器RAM（Radom Access Memory）和只读存储器和只读存储器ROM（Read Only Memory）近年来出现了新型的近年来出现了新型的“闪速存储器闪速存储器”(Flash Memory)等新型等新型存储器件。存储器件。第3页，共116页，编辑于2022年，星期一图图2-1 半导体存储器的分类半导体存储器的分类第4页，共116页，编辑于2022年，星期一RAM(随机读写存储

4、器随机读写存储器)：信息可以按地址读出，也可以按地址写入；信息可以按地址读出，也可以按地址写入；具有易失性。具有易失性。RAM分为分为SRAM（静态）（静态）和和DRAM（动态）（动态）两类两类:SRAM读写速度快，但是集成度低，容量小，主要用作读写速度快，但是集成度低，容量小，主要用作Cache或小系统的内存储器。或小系统的内存储器。DRAM靠靠MOS管极间电容存储电荷的多少决定信息是管极间电容存储电荷的多少决定信息是0还是还是1，由于漏电流的存在，需要定时进行重新写入，这一操作，由于漏电流的存在，需要定时进行重新写入，这一操作称为称为“刷新刷新”。动态动态RAM读写速度慢于静态读写速度慢于

5、静态RAM，但是它的集成密度高，单，但是它的集成密度高，单片容量大，现代微型计算机的片容量大，现代微型计算机的“主存主存”均由均由DRAM构成。构成。第5页，共116页，编辑于2022年，星期一ROM的特点：的特点：信息只能读出，不能写入信息只能读出，不能写入具有具有“非易失性非易失性”，掉电后内容不会丢失，掉电后内容不会丢失用于存放固定不变的程序或重要参数用于存放固定不变的程序或重要参数 ROM包括包括:掩膜掩膜ROMPROMEPROMEEPROM（E2PROM）等）等第6页，共116页，编辑于2022年，星期一2.半导体存储器的技术指标半导体存储器的技术指标衡量半导体存储器的性能指标有很多

6、，其中最重衡量半导体存储器的性能指标有很多，其中最重要的是存储器的要的是存储器的存取速度存取速度和和存储容量存储容量。第7页，共116页，编辑于2022年，星期一（1）半导体存储器的存储容量）半导体存储器的存储容量电子计算机内，信息的最小表示单位是一个二进制电子计算机内，信息的最小表示单位是一个二进制“位（位（bit）”，它可以存储一个二进制，它可以存储一个二进制“0”或者或者“1”。CPU访问存储器的最小单位是访问存储器的最小单位是8位二进制数组成的位二进制数组成的“字节（字节（Byte）”。每个。每个“字节字节”有一个顺序编号，称为有一个顺序编号，称为“地址地址”。每一个存储芯片或芯片组能

7、够存储的二进制位数或者所包含的字节总每一个存储芯片或芯片组能够存储的二进制位数或者所包含的字节总数就是它的数就是它的“存储容量存储容量”。计量单位计量单位KB（千字节）、（千字节）、MB（兆字节）、（兆字节）、GB（吉字节）和（吉字节）和TB（太字节）的相互关系：（太字节）的相互关系：1KB210字节字节1024字节；字节；1MB210 KB1024 KB；1GB210 MB=1024 MB；1TB210 GB=1024 GB。第8页，共116页，编辑于2022年，星期一半导体存储器芯片容量取决于存储单元的个数和每个单元包含半导体存储器芯片容量取决于存储单元的个数和每个单元包含的位数。存储容量

8、可以用下面的式子表示：的位数。存储容量可以用下面的式子表示：存储器容量（存储器容量（S）存储单元数（）存储单元数（p）数据位数（数据位数（i）存储单元个数（存储单元个数（p）与存储器芯片的地址线条数（）与存储器芯片的地址线条数（k）有密切关系：）有密切关系：p=2k，或，或klog2（p）。数据位数）。数据位数i一般等于芯片数据线的根数。一般等于芯片数据线的根数。存储芯片的容量（存储芯片的容量（S）与地址线条数（）与地址线条数（k）、数据线的位数（）、数据线的位数（i）之）之间的关系因此可表示为：间的关系因此可表示为：S2ki例例如如，一一个个存存储储芯芯片片容容量量为为20488，说说明明它

9、它有有8条条数数据据线线，2048个个单单元元，地地址址线线的的条条数数为为klog2（2048）log2（211）11。再再如如一一个个存存储储芯芯片片有有20条条地地址址线线和和4条条数数据据线线，那那么么，它它的的单单元数为元数为2201M，容量为，容量为1M4（4兆位）。兆位）。第9页，共116页，编辑于2022年，星期一（2）存取时间）存取时间存取时间存取时间是指是指CPU访问一次存储器（写入或读出）所需的时间。访问一次存储器（写入或读出）所需的时间。存存储储周周期期则则是是指指连连续续两两次次访访问问存存储储器器之之间间所所需需的的最最小小时时间间，存存储储周周期期等等于于存存取取

10、时时间间加加上上存存储储器器的的恢恢复复时时间间。现现在在存存储储器器的的存存取取时时间间通通常常以以纳纳秒秒（ns）为为单单位位。秒秒（s）、毫毫秒秒（ms）、微微秒秒（s）和和纳纳秒秒（ns）之间的换算关系为：）之间的换算关系为：1 s103 ms1000 ms；l ms103 s1000 s；1s103 ns1000 ns；存存储储周周期期为为0.1ms表表示示每每秒秒钟钟可可以以存存取取l万万次次，10ns意意味味着着每每秒秒钟存取钟存取1亿次。存取时间越小，速度越快。亿次。存取时间越小，速度越快。第10页，共116页，编辑于2022年，星期一（3）可靠性）可靠性内内存存发发生生的的任

11、任何何错错误误都都会会使使计计算算机机不不能能正正常常工工作作。存存储储器器的的可可靠靠性性取取决决于于构构成成存存储储器器的的芯芯片片、配配件件质质量量及及组装技术组装技术。（4）功耗）功耗使使用用低低功功耗耗存存储储器器芯芯片片构构成成存存储储系系统统不不仅仅可可以以减减少少对对电电源源容容量量的的要要求求，而而且且还还可可以以减减少少发发热热量量，提提高高存储系统的稳定性。存储系统的稳定性。第11页，共116页，编辑于2022年，星期一2.2 随机存取存储器（随机存取存储器（RAM）随机存储器（随机存储器（RAM）用来存放当前运行的程序、各种）用来存放当前运行的程序、各种输入输出数据、运

12、算中间结果等，输入输出数据、运算中间结果等，存储的内容既可随时读出，也可随时写入存储的内容既可随时读出，也可随时写入掉电后内容会全部丢失。掉电后内容会全部丢失。第12页，共116页，编辑于2022年，星期一2.2.1 静态随机存取存储器（静态随机存取存储器（SRAM）1.SRAM工作原理工作原理静态静态RAM的的8管基本存储电路管基本存储电路:上半部分上半部分是基本存储单元，用来存储是基本存储单元，用来存储1位二进制信息位二进制信息0和和1。下半部分下半部分是读写逻辑，门电路控制数据信号输入是读写逻辑，门电路控制数据信号输入/输出。输出。需要访问该存储电路时，使行线需要访问该存储电路时，使行线

13、X和列线和列线Y同时有效（高电平），同时有效（高电平），这时这时T5和和T6以及以及T7和和T8这这4只管子同时导通。只管子同时导通。第13页，共116页，编辑于2022年，星期一图图2-2 MOS型静态存储单元型静态存储单元第14页，共116页，编辑于2022年，星期一单元存储电路工作原理：单元存储电路工作原理：1。T3,T4两个两个MOS管持续导通，用作管持续导通，用作“负载电阻负载电阻”；2。T1,T2两个两个MOS管管“背靠背背靠背”连接，它们的状态相反；连接，它们的状态相反；3。由。由T1,T2,T3,T4组成的存储电路有两种稳定状态：组成的存储电路有两种稳定状态：Q1=1,Q2=0

14、:记为状态记为状态0 Q1=0,Q2=1:记为状态记为状态14。没有外来信号影响时，存储电路的状态保持不变；没有外来信号影响时，存储电路的状态保持不变；5。(T5,T7),(T6,T8)控制单元存储电路与外部的连通，控制单元存储电路与外部的连通，它们受行线它们受行线X和列线和列线Y控制。控制。第15页，共116页，编辑于2022年，星期一（1）写数据）写数据在在写写控控制制信信号号有有效效的的情情况况下下，A和和B两两个个三三态态门门打打开开；读读信信号号无效，无效，C门关闭。门关闭。写写l时，数据线上为时，数据线上为“1”：“1”B T8 T6 Q2“1”A(=0)T7 T5 Q1基本存储单

15、元基本存储单元Q2处稳定为处稳定为1，而，而Q1稳定为稳定为0。同理当写同理当写0后，后，Q2为为0，Q1为为1，也是稳定的。，也是稳定的。第16页，共116页，编辑于2022年，星期一（2）读数据）读数据读读数数据据时时，读读控控制制信信号号有有效效，写写控控制制信信号号无无效效。此此时时，A和和B关关闭，闭，C门打开。门打开。Q2T6 T8 C 数据线：数据线：如果原存的信息为如果原存的信息为l，则读出，则读出1，否则读出，否则读出0。静静态态存存储储器器用用双双稳稳态态触触发发器器存存储储信信息息，一一旦旦电电压压消消失失，原原存存储储的的状状态态同同时时消消失失，再再次次上上电电时时，

16、原原来来的的信信息息不不能能恢恢复复。SRAM最大的最大的弱点弱点就是信息的易失性。就是信息的易失性。工作时间工作时间T1,T2总有一路饱和导通，因此总有一路饱和导通，因此SRAM耗电多。耗电多。第17页，共116页，编辑于2022年，星期一一个一个SRAM芯片由上述许多基本存储单元组成。除了地芯片由上述许多基本存储单元组成。除了地址、数据线引脚外，址、数据线引脚外，SRAM芯片还应有芯片还应有23根控制信号引根控制信号引脚。脚。读写控制线一般标注为读写控制线一般标注为R/W#或或WR#。另一根控制信号称为另一根控制信号称为“片选信号片选信号”，标注为，标注为CE#或或CS#。“片选信号片选信

17、号”信号由地址译码电路产生信号由地址译码电路产生。第18页，共116页，编辑于2022年，星期一2.SRAM的典型芯片的典型芯片典型的典型的SRAM芯片有：芯片有：1K4位的位的2114、2K8位的位的6116、8K8位的位的6264、16K8位的位的62128、32K8位的位的62256、64K8位的位的62512128K8位（位（1M位）的位）的HM628128512K8位（位（4M位）的位）的HM628512等。等。图图2-3所所示示的的是是SRAM芯芯片片6264的的引引脚脚。各各控控制制信信号号的的配配合合如表如表2-1。6264的的CS2控制引脚，平时接高电平，可以用来进行控制引脚

18、，平时接高电平，可以用来进行掉电掉电保护保护。当。当CS2电压降至电压降至0.2V，只需要向该引脚提供，只需要向该引脚提供2uA的电的电流，在流，在VCC2V时，该芯片进入掉电保护状态。时，该芯片进入掉电保护状态。第19页，共116页，编辑于2022年，星期一图图2-3 6264的引脚的引脚第20页，共116页，编辑于2022年，星期一3.SRAM的读写时序的读写时序SRAM芯片进行读操作需要提供以下外部信号：芯片进行读操作需要提供以下外部信号：地址信号；地址信号；片选信号；片选信号；读命令（读命令（R/W#=1）。）。存储器读时序。存储器读时序。读取时间读取时间 tACS 读周期时间读周期时

19、间tRC读恢复时间读恢复时间tRS存储器读周期存储器读周期tRCtAA+tRS 第21页，共116页，编辑于2022年，星期一图图2-4 存储器读时序存储器读时序第22页，共116页，编辑于2022年，星期一SRAM芯片进行写操作需要提供以下外部信号：芯片进行写操作需要提供以下外部信号：地址信号；地址信号；片选信号；片选信号；写命令（写命令（R/W#=0）。）。存储器写时序：存储器写时序：地址建立时间地址建立时间tAW写入脉冲宽度写入脉冲宽度 tWP 恢复时间恢复时间tRS 写周期时间写周期时间tWCtAW+tWP+tRS第23页，共116页，编辑于2022年，星期一图图2-5 存储器写时序存

20、储器写时序第24页，共116页，编辑于2022年，星期一4.SRAM芯片与系统的连接芯片与系统的连接一一个个存存储储芯芯片片内内各各个个存存储储单单元元的的高高位位地地址址是是相相同同的的，它它决决定定了了这这个个芯芯片片在在整整个个内内存存中中占占据据的的地地址址范范围围。所所以以，芯芯片片的的选选片片信号应该由高位地址译码产生信号应该由高位地址译码产生。芯芯片片内内部部存存储储单单元元的的选选择择由由低低位位地地址址决决定定，通通过过芯芯片片的的地地址引脚输入。它们可以理解为址引脚输入。它们可以理解为“片内相对地址片内相对地址”。存存储储器器的的地地址址译译码码有有两两种种方方式式：全全地

21、地址址译译码码和和部部份份地地址址译码。译码。第25页，共116页，编辑于2022年，星期一（1）全地址译码）全地址译码 所所谓谓全全地地址址译译码码，就就是是连连接接存存储储器器时时要要使使用用全全部部20位位地地址址信信号号，所有的高位地址都要参加译码。所有的高位地址都要参加译码。图图2-6是是一一片片SRAM 6264与与系系统统总总线线的的连连接接。该该6264芯芯片片的的地地址址范范围围为为1E000H1FFFFH（低低13位位可可以以是是全全0到到全全1之之间间的的任任何何一一个个值值）。改改变变译译码码电电路路的的连连接接方方式式可可以以改改变变这这个个芯芯片片的的地地址范围。址

22、范围。译译码码电电路路构构成成方方法法很很多多，可可以以利利用用基基本本逻逻辑辑门门电电路路构构成成，也也可可以以利利用集成的译码器芯片或可编程芯片组成。用集成的译码器芯片或可编程芯片组成。第26页，共116页，编辑于2022年，星期一图2-66264的全地址译码连接第27页，共116页，编辑于2022年，星期一（2）部份地址译码）部份地址译码部份地址译码就是只有部份高位地址参与存储器的地址译码。部份地址译码就是只有部份高位地址参与存储器的地址译码。图图2-7就是一个部份地址译码的例子。该就是一个部份地址译码的例子。该6264芯片被同时映芯片被同时映射到了以下几组内存空间中：射到了以下几组内存

23、空间中：F4000HF5FFFH；F6000HF7FFFH；FC000HFDFFFH；FE000HFFFFFH；该该芯芯片片占占据据了了4个个8KB的的内内存存空空间间。对对这这个个6264芯芯片片进进行行存存取取时时，可以使用以上可以使用以上4个地址范围的任一个。个地址范围的任一个。第28页，共116页，编辑于2022年，星期一图图2-7 6264的部分地址译码连接的部分地址译码连接第29页，共116页，编辑于2022年，星期一 6264芯芯片片本本身身只只有有8KB的的存存储储容容量量，为为什什么么会会出出现现这这种种情情况况呢呢？其其原原因因就就在在于于高高位位地地址址信信号号没没有有全

24、全部部参参加加地地址址译译码码。A15和和A13分分别别为为00、01、10、11这这4种种组组合合时时，6264这这个个8KB存存储储芯芯片片分分别别被被映映射射到到上上面面列列出出的的四四个个8KB的的地址空间。地址空间。可见可见，采用部份地址译码会重复占用地址空间。，采用部份地址译码会重复占用地址空间。部部份份地地址址译译码码使使芯芯片片重重复复占占用用地地址址空空间间，破破坏坏了了地地址址空空间间的的连连续续性性，减减小小了了总总的的可可用用存存储储地地址址空空间间。优优点点是是译译码器的构成比较简单，主要用于小型系统中。码器的构成比较简单，主要用于小型系统中。第30页，共116页，编

25、辑于2022年，星期一2.2.2 动态随机存取存储器（动态随机存取存储器（DRAM）1.DRAM工作原理工作原理动动态态随随机机存存储储器器（DRAM）的的基基本本单单元元电电路路可可以以采采用用4管管电电路路或或单单管管电电路路。由由于于单单管管电电路路元元件件数数量量少少，芯芯片片集集成成度度高高，所所以以被被普普遍遍使用。使用。DRAM芯芯片片集集成成度度高高、价价格格低低，微微型型计计算算机机内内存存储储器器几几乎乎毫毫无无例外地都是由例外地都是由DRAM组成。组成。第31页，共116页，编辑于2022年，星期一单单管管动动态态存存储储单单元元电电路路如如图图2-8，它它由由一一个个M

26、OS管管T1和和一一个电容个电容C构成。构成。写入写入“1”对电容充电，写入对电容充电，写入“0”则对电容放电。则对电容放电。读读出出时时，根根据据位位线线上上有有无无电电流流可可知知存存储储的的信信息息是是“1”还还是是“0”。字选择线的信号由字选择线的信号由“片内地址片内地址”译码得到。译码得到。第32页，共116页，编辑于2022年，星期一图图2-8 单管动态存储电路单管动态存储电路第33页，共116页，编辑于2022年，星期一2.DRAM芯片介绍芯片介绍DRAM芯芯片片把把片片内内地地址址划划分分为为“行行地地址址”和和“列列地地址址”两两组组，分分时时从从它它的的地地址址引引脚脚输输

27、入入。所所以以，DRAM芯芯片片地地址址引引脚脚只只有有它内部地址线的一半。它内部地址线的一半。常用常用DRAM芯片有：芯片有：256K1位的位的41256、64K1位位4164、1Ml位的位的21010、256K4位的位的21014、4M1位的位的21040大容量的大容量的16M16位、位、64M4位位 32M8位等位等 第34页，共116页，编辑于2022年，星期一动态存储器芯片动态存储器芯片2164A(64K1)2164A是容量为是容量为64K1位的动态随机存储器芯片，其外部引位的动态随机存储器芯片，其外部引脚如图脚如图2-9。根据根据2164A的容量，它有的容量，它有8条分时使用的地址

28、线条分时使用的地址线A7A0（log2（64K）/2）。）。它的数据线有二根：用于输入的它的数据线有二根：用于输入的Din和用于输出的和用于输出的Dout。第35页，共116页，编辑于2022年，星期一图图2-9 2164A的引脚的引脚第36页，共116页，编辑于2022年，星期一 2164A内部结构可参考图内部结构可参考图2-10，RAS#为行地址选通信号，为行地址选通信号，它有效时，从地址引脚输入它有效时，从地址引脚输入“行地址行地址”信号，这些地址被信号，这些地址被锁存到芯片内的锁存到芯片内的“行地址锁存器行地址锁存器”CAS#为列地址选通信号，它有效时，从地址引脚输入为列地址选通信号，

29、它有效时，从地址引脚输入“列列地址地址”信号，这些地址被锁存到芯片内的信号，这些地址被锁存到芯片内的“列地址锁存器列地址锁存器”。写信号有效时写信号有效时（低电平）进行写入操作，（低电平）进行写入操作，Din上的信号经上的信号经过输入缓冲器过输入缓冲器写入写入被选中的单元；被选中的单元；写控制信号无效写控制信号无效（高电平）表示读操作，被选中单元的（高电平）表示读操作，被选中单元的数据经过数据经过输出输出缓冲器出现在缓冲器出现在Dout线上。线上。第37页，共116页，编辑于2022年，星期一图图2-10 DRAM内部结构内部结构第38页，共116页，编辑于2022年，星期一3.DRAM芯片的

30、读写过程芯片的读写过程（1）数据读出）数据读出数据的读出时序如图数据的读出时序如图2-11。（2）数据写入）数据写入数数据据写写入入与与读读出出的的过过程程基基本本类类似似（图图2-12），区区别别是是送送完完列列地地址址后后，将将WE#置置为为低低电电平平，把把要要写写入入的的数数据据从从Din端端输入。输入。第39页，共116页，编辑于2022年，星期一图图2-11 DRAM数据读出时序数据读出时序第40页，共116页，编辑于2022年，星期一图图2-12 DRAM数据写入时序数据写入时序第41页，共116页，编辑于2022年，星期一（3）刷新）刷新DRAM芯芯片片靠靠电电容容储储存存信信

31、息息，由由于于存存在在漏漏电电流流，时时间间长长了了，所所存存放放的的信信息息会会丢丢失失。因因此此，DRAM必必须须对对它它所所存存储储的的信信息息定定时时进进行行刷新。刷新。DRAM芯芯片片的的刷刷新新时时序序如如图图2-13。刷刷新新时时，给给芯芯片片加加上上行行地地址址并并使使行行选选信信号号有有效效，列列选选信信号号无无效效，芯芯片片内内部部刷刷新新电电路路将将选选中中行行所所有有单单元元的的信信息息进进行行刷刷新新（对对原原来来为为“1”的的电电容容补补充充电电荷荷，原原来来为为“0”的的则则保保持持不不变变）。由由于于CAS#无无效效，刷刷新新时时位位线线上上的的信信息息不不会会

32、送送到数据总线上。到数据总线上。DRAM要求每隔要求每隔28ms刷新一遍，这个时间称为刷新一遍，这个时间称为刷新周期刷新周期。第42页，共116页，编辑于2022年，星期一图图2-13 DRAM芯片的刷新时序芯片的刷新时序第43页，共116页，编辑于2022年，星期一4.DRAM芯片的应用芯片的应用DRAM芯芯片片在在使使用用中中既既有有读读写写操操作作，还还要要频频繁繁地地进进行行刷刷新新，因因此，此，DRAM的连接和控制要比的连接和控制要比SRAM复杂。复杂。图图2-14所所示示的的是是PCXT微微型型机机内内DRAM连连接接的的简简化化电电路路图图，图图中中虚虚线线画画的的长长方方体体表

33、表示示由由8片片（加加奇奇偶偶校校验验位位则则为为9片片）2164 DRAM组组成成的的64KB存存储储器器。74LS158是是二二选选一一的的地地址址多多路路开开关关，74LS245为双向驱动器。为双向驱动器。PCXT微微型型机机中中DRAM的的刷刷新新是是利利用用DMA控控制制器器8237A来来实实现现的的。可可编编程程定定时时器器8253每每隔隔15.12s产产生生一一个个定定时时信信号号，用用作作DMA控制器控制器8237通道通道0的请求信号。的请求信号。随随后后，8237在在其其DACK端端产产生生一一个个低低电电平平，使使行行地地址址信信号号RAS#为为低低电电平平，列列地地址址锁

34、锁存存信信号号CAS#为为高高电电平平，并并且且送送出出刷刷新新用用的行地址，实现一次刷新。的行地址，实现一次刷新。第44页，共116页，编辑于2022年，星期一图图2-14 DRAM读写简化电路读写简化电路第45页，共116页，编辑于2022年，星期一2.2.3 新型新型DRAM存储器存储器随随着着集集成成电电路路技技术术的的飞飞速速发发展展，CPU的的速速度度不不断断提提高高，这这就就要要求用作求用作“主存主存”的的DRAM具有更快的访问速度。具有更快的访问速度。新型新型DRAM存储器在需求的推动下不断推出：存储器在需求的推动下不断推出：EDO DRAMSDRAMDDR SDRAM双通道双

35、通道DDR RAMDDR2 DRAM第46页，共116页，编辑于2022年，星期一1.EDO DRAMEDO（Extended Data Out扩扩展展数数据据输输出出）是是对对传传统统DRAM存存取取技术的改进，主要表现在技术的改进，主要表现在两个方面两个方面。对对传传统统DRAM的的访访问问，需需要要经经过过“发发送送行行地地址址发发送送列列地地址址读写数据读写数据”三个阶段，一次访问时间是每个阶段所需时间之和。三个阶段，一次访问时间是每个阶段所需时间之和。EDO DRAM普普遍遍使使用用一一种种“快快速速页页面面模模式式（FPM）”，对对地地址址连连续续的的多多个个单单元元进进行行读读写

36、写访访问问。这这样样，后后续续的的访访问问只只需需要要经经历历“发发送列地址送列地址读写数据读写数据”二个阶段，从而有效地缩短了访问时间。二个阶段，从而有效地缩短了访问时间。第47页，共116页，编辑于2022年，星期一EDO DRAM采采用用的的另另一一项项技技术术是是在在输输入入下下一一个个列列地地址址时时，仍仍然然允允许许数数据据输输出出进进行行，这这可可以以理理解解为为扩扩展展了了数数据据输输出出的的时时间间，“EDO”因此得名。因此得名。采用上述技术，理论上可将采用上述技术，理论上可将RAM的访问速度提高的访问速度提高30。EDO RAM使使用用于于80486时时代代具具有有32位位

37、读读写写能能力力的的微微机机中中。最最高高速速度度为为30MHz60MHz。工工作作电电压压为为一一般般为为5V，其其接接口方式多为口方式多为72线的线的SIMM类型。类型。第48页，共116页，编辑于2022年，星期一2.SDRAM传统传统DRAM采用采用“异步异步”的方式进行存取。这降低了系统的性能。的方式进行存取。这降低了系统的性能。SDRAM采采用用同同步步的的方方式式进进行行存存取取。送送往往SDRAM的的地地址址信信号号、数数据据信信号号、控控制制信信号号都都是是在在一一个个时时钟钟信信号号的的上上升升沿沿被被采采样样和和锁锁存存的的，SDRAM输输出出的的数数据据也也在在时时钟钟

38、的的上上升升沿沿锁锁存存到到芯芯片片内内部部的的输输出出寄寄存存器。器。输输入入地地址址、控控制制信信号号到到数数据据输输出出所所需需的的时时钟钟个个数数可可以以通通过过对对芯芯片片内内“方式寄存器方式寄存器”的编程来确定。的编程来确定。在在SDRAM输输入入了了地地址址、控控制制信信号号，进进行行内内部部操操作作期期间间，处处理理器器和和总总线线主主控控器器可可以以安安全全地地处处理理其其他他任任务务（例例如如，启启动动其其他他存存储储体体的的读读操操作作），而而无无需需简简单单等等待待，从从而而提提高高了了系系统统的的性性能。能。第49页，共116页，编辑于2022年，星期一SDRAM芯片

39、还采用一种芯片还采用一种“突发总线模式突发总线模式”进行读写操作，进行读写操作，进一步提高了读写速度。进一步提高了读写速度。SDRAM芯片基于双存储体结构，内含两个交错的存储芯片基于双存储体结构，内含两个交错的存储阵列，通过两个存储阵列的紧密切换，读数据效率得到阵列，通过两个存储阵列的紧密切换，读数据效率得到成倍提高。成倍提高。它的工作电压为一般为它的工作电压为一般为3.5V，其接口多为，其接口多为168线的线的DIMM类类型。型。SDRAM的时钟频率早期为的时钟频率早期为66MHz，目前常见，目前常见133MHz、150MHz。由于它以。由于它以64位的宽度（位的宽度（8Byte）进行读写，

40、单位）进行读写，单位时间内理论上的数据流量峰值（带宽）已经达到时间内理论上的数据流量峰值（带宽）已经达到1.2GB/S（8Byte150MHz）。）。第50页，共116页，编辑于2022年，星期一3.DDR SDRAMDDR（Double Data Rate）SDRAM（双双倍倍数数据据速速率率同同步步内内存存），是是由由SDRAM发发展展出出来来的的新新技技术术。原原来来的的SDRAM对对应应被被称称为为SDR SDRAM（单倍数据速率同步内存）。（单倍数据速率同步内存）。DDR与与SDR相比有相比有两个不同点两个不同点：使用了更多、更先进的同步电路；使用了更多、更先进的同步电路；使用使用D

41、elay-Locked Loop（DLL，锁相环）提供一个数据滤波信号。，锁相环）提供一个数据滤波信号。第51页，共116页，编辑于2022年，星期一SDR只在时钟脉冲的上沿进行一次数据写或读操作，而只在时钟脉冲的上沿进行一次数据写或读操作，而DDR不仅在时钟上沿进行操作，在时钟脉冲的下沿还可以进行一不仅在时钟上沿进行操作，在时钟脉冲的下沿还可以进行一次对等的操作（写或读）。这样，理论上次对等的操作（写或读）。这样，理论上DDR的数据传输能力就的数据传输能力就比同频率的比同频率的SDRAM提高一倍。提高一倍。假设系统假设系统FSB（Front Side Bus）的频率是）的频率是100MHz，

42、DDR的工的工作频率可以倍增为作频率可以倍增为200 MHz，带宽也倍增为，带宽也倍增为1.6 GByte/S（8 Byte100MHz2）。）。第52页，共116页，编辑于2022年，星期一DDR SDRAM的速度在不断提高，由的速度在不断提高，由DDR 200，到目前常，到目前常见的见的DDR 333，还在向更高发展，还在向更高发展(DDR 500)。其内存的带宽。其内存的带宽也由也由1.6 GByte/S发展到发展到3.2 GByte/S。通常说的通常说的DDR PC1600、DDR PC2100、DDR PC3200.，就是指，就是指DDR200、DDR266、DDR400等。前者以等

43、。前者以“数据带数据带宽宽”标注，后者是它的工作频率。标注，后者是它的工作频率。第53页，共116页，编辑于2022年，星期一4.双通道双通道 DDR RAM随随着着800MHz前前端端总总线线的的P4处处理理器器的的推推出出，处处理理器器对对内内存存系统的带宽要求越来越高，内存带宽成为系统最大的瓶颈。系统的带宽要求越来越高，内存带宽成为系统最大的瓶颈。双双通通道道内内存存体体系系包包含含了了两两个个独独立立的的、具具备备互互补补性性的的64位位智智能能内内存存控控制制器器，两两个个内内存存控控制制器器能能够够在在彼彼此此间间零零等等待待时时间间的的情情况况下下同同时时运运作作，形形成成128

44、位位宽宽度度的的内内存存数数据据通通道道，使使内内存存的的带带宽宽翻了一番。翻了一番。采采用用i865和和i875以以上上芯芯片片组组的的主主板板支支持持双双通通道道DDR内内存存，它它们们大大都都具具有有4个个DIMM插插槽槽，每每两两个个一一组组，每每一一组组代代表表一一个个内内存存通通道道，只只有有当当两两组组通通道道上上都都同同时时安安装装了了内内存存时时，才能使内存工作在双通道模式下。才能使内存工作在双通道模式下。第54页，共116页，编辑于2022年，星期一从从理理论论指指标标体体系系来来看看，双双通通道道DDR 400的的理理论论带带宽宽是是6.4GBps，和和英英特特尔尔的的前

45、前端端总总线线为为800MHz的的P4处处理理器器及及i865、i875芯片组实现最佳匹配。芯片组实现最佳匹配。双双通通道道内内存存技技术术的的理理论论值值虽虽然然非非常常诱诱人人，但但在在实实际际应应用用中中，整整机机的的性性能能并并不不能能比比使使用用单单通通道道DDR内内存存的的整整机机高高一一倍倍，因因为为毕毕竟竟系系统统性性能能瓶瓶颈颈不不仅仅仅仅是是内内存存。从从一一些些测测试试结结果果可可以以看看到到，采采用用128位位内内存存通通道道的的系系统统性性能能比比采采用用64位位内内存存通通道道的的系系统统整整体体性性能能高高出出3%5%，最最高高的的可可以以获获得得15%18%的的

46、性性能提升。能提升。第55页，共116页，编辑于2022年，星期一5.DDR2 DRAMDDR2 DRAM是是在在DDR DRAM基基础础上上发发展展而而来来的的新新一一代代动动态态存存储储器器。与与DDR DRAM相相比比，通通过过锁锁相相技技术术，可可以以在在一一个个时时钟钟周周期期内内传传输输4次次数数据据。采采用用100MHz核核心心频频率率时时，实实现现了了400MHz的的实实际际频频率率，单单通通道道数数据据吞吞吐吐量量因因此此可可以以达达到到8B400MHz=3.2GBps。由由于于核核心心频频率率没没有有提提高高，DDR2 DRAM可可以以更更好好的的实实现现低低电电压压、低低

47、散散热热、高高数数据据吞吞吐吐量量的的目标。目标。为为了了保保证证传传输输的的稳稳定定流流畅畅，减减少少电电器器干干扰扰与与数数据据冲冲突突，DDR2采采用用了了略略大大于于DDR的的延延迟迟（CL）设设定定，因因此此DDR2 400MHz的的实实际际性性能能略略低低于于DDR 400MHz，不不过过随随着着高高性性能能、低低延延迟迟设设定定DDR2 DRAM的的出出现现，其其性性能能一一定定会会超超过过DDR DRAM。第56页，共116页，编辑于2022年，星期一Intel 915 Express芯片组支持芯片组支持DDR2新型内存。新型内存。DDR2内内存存的的工工作作频频率率目目前前为

48、为533MHz/400MHz，采采用用200、220、240针脚的针脚的FBGA封装形式，与现有的封装形式，与现有的DDR内存不兼容。内存不兼容。第57页，共116页，编辑于2022年，星期一2.3 只读存储器只读存储器 只读存储器（只读存储器（ROM）具有掉电后信息不会丢失的）具有掉电后信息不会丢失的特点（非易失性），弥补了读写存储器（特点（非易失性），弥补了读写存储器（RAM）性能）性能上的不足，因此成为微型计算机的一个重要部件。上的不足，因此成为微型计算机的一个重要部件。第58页，共116页，编辑于2022年，星期一2.3.1 掩膜型只读存储器（掩膜型只读存储器（MROM）掩膜掩膜ROM

49、芯片内每一个二进制位对应于一个芯片内每一个二进制位对应于一个MOS管，该位上管，该位上存存储的信息取决于这个储的信息取决于这个MOS管的栅极是否被连接到字线上。管的栅极是否被连接到字线上。栅极被栅极被连接，该位存储的信息就是连接，该位存储的信息就是1.栅极未连接时，对应的信息为栅极未连接时，对应的信息为0。掩膜型掩膜型ROM内的信息不可改变。内的信息不可改变。掩掩膜膜ROM芯芯片片批批量量生生产产成成本本低低，适适合合于于批批量量大大，程程序序和和数数据据已已经成熟且不需要修改的场合。经成熟且不需要修改的场合。第59页，共116页，编辑于2022年，星期一图图2-15 掩膜掩膜ROM结构示意图

50、结构示意图第60页，共116页，编辑于2022年，星期一2.3.2 可编程只读存储器（可编程只读存储器（PROM）可编程只读存储器可编程只读存储器PROM（Programable Read Only Memory）的）的基本存储单元是一只晶体管或基本存储单元是一只晶体管或MOS管，它的每一个单元电路内串接管，它的每一个单元电路内串接有一段有一段“熔丝熔丝”。芯片出厂时，所有芯片出厂时，所有“熔丝熔丝”均处于连通状态，每一个单元存储均处于连通状态，每一个单元存储的信息同为全的信息同为全“0”或全或全“1”。用用户户在在使使用用该该芯芯片片时时，可可以以根根据据需需要要，有有选选择择地地将将部部分