Altera可编程逻辑器件结构.pdf
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1、Copyright by Beilei XuAltera可编程逻辑器件结构可编程逻辑器件结构Altera主流主流PLD器件器件FPGA高端中端低端CPLDMAX II高端高端FPGA：Stratix系列系列器件概述器件概述平面布局平面布局逻辑阵列块（逻辑阵列块（LAB）、互连线（）、互连线（Interconnect）资源、逻）资源、逻辑单元（辑单元（LE）内嵌内嵌RAM块块时钟网络和锁相环时钟网络和锁相环DSP块块I/O器件概述器件概述The Stratix family of FPGAs is based on a 1.5-V,0.13-m,all-layer copper SRAM pro
2、cess,with densities of up to 114,140 logic elements(LEs)and up to 10 Mbits of RAM.Stratix devices offer up to 28 digital signal processing(DSP)blocks with up to 224(9-bit 9-bit)embedded multipliers,optimized for DSP applications that enable efficient implementation of high-performance filters and mu
3、ltipliers.Stratix devices support various I/O standards and also offer a complete clock management solution with its hierarchical clock structure with up to 420-MHz performance and up to 12 phase-locked loops(PLLs).器件概述器件概述高端高端FPGA：Stratix系列系列器件概述器件概述平面布局平面布局逻辑阵列块（逻辑阵列块（LAB）、互连线（）、互连线（Interconnect）资
4、源、逻）资源、逻辑单元（辑单元（LE）内嵌内嵌RAM块块时钟网络和锁相环时钟网络和锁相环DSP块块I/O平面布局平面布局平面布局平面布局高端高端FPGA：Stratix系列系列器件概述器件概述平面布局平面布局逻辑阵列块（逻辑阵列块（LAB）、互连线（）、互连线（Interconnect）资源、逻）资源、逻辑单元（辑单元（LE）内嵌内嵌RAM块块时钟网络和锁相环时钟网络和锁相环DSP块块I/O逻辑阵列块（逻辑阵列块（LAB）每个每个LAB内包含内包含10个个LE，LE是最小的逻辑单元。是最小的逻辑单元。LE互连线（互连线（Interconnect）资源）资源块与块之间的行互连线块与块之间的行互连
5、线R4、R8、R24。块与块之间的列互连线块与块之间的列互连线C4、C8、C16。LAB、RAM、DSP、IO块内部的局部互联线（块内部的局部互联线（Local Interconnect）横向相邻块之间的直接互连线（横向相邻块之间的直接互连线（Direct Link Interconnect）LAB中中LE之间的查找表链（之间的查找表链（LUT Chain）LAB中中LE之间的寄存器链（之间的寄存器链（Register Chain）行列互连线、局部互连线、直接互连线行列互连线、局部互连线、直接互连线查找表链和寄存器链查找表链和寄存器链查找表链可以实现较查找表链可以实现较宽的组合逻辑输入。宽的组
6、合逻辑输入。寄存器链可以实现移寄存器链可以实现移位寄存器。位寄存器。互连形式互连形式逻辑单元（逻辑单元（LE）LE由一个由一个4输入查找表、一个可编程寄存器、及一些辅助输入查找表、一个可编程寄存器、及一些辅助电路组成。电路组成。LE 的工作模式的工作模式正常模式：用作普通的组合逻辑功能。正常模式：用作普通的组合逻辑功能。动态算术模式：用作加法器、计数器、比较器等算术功能。动态算术模式：用作加法器、计数器、比较器等算术功能。LE Operating Modes：Normal modeLE Operating Modes：Dynamic arithmetic mode进位链进位链高端高端FPGA：
7、Stratix系列系列器件概述器件概述平面布局平面布局逻辑阵列块（逻辑阵列块（LAB）、互连线（）、互连线（Interconnect）资源、逻）资源、逻辑单元（辑单元（LE）内嵌内嵌RAM块块时钟网络和锁相环时钟网络和锁相环DSP块块I/O内嵌内嵌RAM块特性块特性内嵌内嵌RAM块特性块特性与与RAM有关的问题有关的问题同步同步RAM与异步与异步RAMRAM端口模式端口模式RAM块实现移位寄存器块实现移位寄存器RAM块实现块实现ROM混合时钟模式混合时钟模式两端口同时访问同一地址两端口同时访问同一地址同步同步RAM与异步与异步RAM同步RAM：读写操作都需时钟读写操作都需时钟控制，只在时钟沿处
8、动作。接控制，只在时钟沿处动作。接口简单，只要地址、数据及使口简单，只要地址、数据及使能信号与时钟之间满足建立能信号与时钟之间满足建立/保保持时间即可。其好处是带宽可持时间即可。其好处是带宽可以做得很大，可以采用流水线以做得很大，可以采用流水线结构，且同步电路利于时序分结构，且同步电路利于时序分析。析。异步RAM：读写操作与时钟无读写操作与时钟无关，写接口需要用户自己产生关，写接口需要用户自己产生一个写使能脉冲，且地址一个写使能脉冲，且地址/数据数据要和该写使能脉冲之间满足建要和该写使能脉冲之间满足建立立/保持时间关系，每写一个数保持时间关系，每写一个数据，写使能必须翻转两次。据，写使能必须翻
9、转两次。同步同步RAM的输出模式的输出模式Stratix的片内的片内RAM都是同步都是同步RAM。所有的输入信号（地址、。所有的输入信号（地址、数据、读写使能等）都有经过数据、读写使能等）都有经过一级固有的寄存器，而输出的一级固有的寄存器，而输出的数据信号有一级用户可选的寄数据信号有一级用户可选的寄存器。存器。Flow-through模式：只有输入信只有输入信号寄存，数据在地址有效后的号寄存，数据在地址有效后的第一个时钟上升沿送出。第一个时钟上升沿送出。Pipeline模式：输入输出信号都输入输出信号都寄存，数据在地址有效后的第寄存，数据在地址有效后的第二个时钟上升沿送出。二个时钟上升沿送出。
10、与与RAM有关的问题有关的问题同步同步RAM与异步与异步RAMRAM端口模式端口模式RAM块实现移位寄存器块实现移位寄存器RAM块实现块实现ROM混合时钟模式混合时钟模式两端口同时访问同一地址两端口同时访问同一地址RAM端口模式端口模式Single-Port ModeSimple Dual-Port ModeTrue Dual-Port ModeRAM端口模式：端口模式：Single-Port Mode只有一个端口，同时只能做读或者写操作。只有一个端口，同时只能做读或者写操作。RAM端口模式：端口模式：Simple Dual-Port Mode有两个端口，其中一个端口只能读，另一个端口只能写，
11、有两个端口，其中一个端口只能读，另一个端口只能写，多用于像多用于像FIFO一样的缓存电路。一样的缓存电路。RAM端口模式：端口模式：True Dual-Port Mode有两个端口，每个端口都可以做读写操作，没有任何限制。有两个端口，每个端口都可以做读写操作，没有任何限制。与与RAM有关的问题有关的问题同步同步RAM与异步与异步RAMRAM端口模式端口模式RAM块实现移位寄存器块实现移位寄存器RAM块实现块实现ROM混合时钟模式混合时钟模式两端口同时访问同一地址两端口同时访问同一地址RAM块实现移位寄存器块实现移位寄存器w：移位数据位宽：移位数据位宽m：每个：每个Tap的比特深度的比特深度n：
12、Tap 数数要求：要求：wmn小于小于RAM块的比特数，块的比特数，wn小于小于RAM块所能支持的最大数块所能支持的最大数据宽度。据宽度。如果需要更大的移位寄存器，如果需要更大的移位寄存器，可通过将可通过将RAM块级联来实块级联来实现。现。与与RAM有关的问题有关的问题同步同步RAM与异步与异步RAMRAM端口模式端口模式RAM块实现移位寄存器块实现移位寄存器RAM块实现块实现ROM混合时钟模式混合时钟模式两端口同时读写同一地址两端口同时读写同一地址RAM块实现块实现ROMStratix的的M4K和和M512支持赋初值，初始化文件为支持赋初值，初始化文件为.mif文文件，这样就可以把件，这样就
13、可以把RAM块做成只读存储器块做成只读存储器ROM。与与RAM有关的问题有关的问题同步同步RAM与异步与异步RAMRAM端口模式端口模式RAM块实现移位寄存器块实现移位寄存器RAM块实现块实现ROM混合时钟模式混合时钟模式两端口同时访问同一地址两端口同时访问同一地址混合时钟模式：混合时钟模式：Independent Clock ModeInput/Output Clock ModeRead/Write Clock ModeSingle-Port Clock Mode混合时钟模式：混合时钟模式：Independent Clock Mode在真双口模式下，在真双口模式下，A、B两两端口可以使用不同
14、的时钟。端口可以使用不同的时钟。混合时钟模式：混合时钟模式：Input/Output Clock Mode在真双口模式及简单双口模式下，输入、输出可以使用不在真双口模式及简单双口模式下，输入、输出可以使用不同的时钟。同的时钟。真双口输入输出时钟模式混合时钟模式：混合时钟模式：Input/Output Clock Mode简单双口输入输出时钟模式混合时钟模式：混合时钟模式：Read/Write Clock Mode在简单双口模式下，读、写操作可以使用不同的时钟。在简单双口模式下，读、写操作可以使用不同的时钟。混合时钟模式：混合时钟模式：Single-Port Clock Mode在单口模式下，输
15、入、输出可以选择同一个或不同时钟。在单口模式下，输入、输出可以选择同一个或不同时钟。与与RAM有关的问题有关的问题同步同步RAM与异步与异步RAM端口模式端口模式RAM块实现移位寄存器块实现移位寄存器RAM块实现块实现ROM混合时钟模式混合时钟模式两端口同时访问同一地址两端口同时访问同一地址两端口同时访问同一地址两端口同时访问同一地址两端口同时读写同一地址：两端口同时读写同一地址：在使用在使用M512和和M4K时，用户在用时，用户在用QuartusII工具生成工具生成RAM时，可以选择两种输出结果：即输出旧的值（写之时，可以选择两种输出结果：即输出旧的值（写之前该地址中的值）或输出未知值（读写
16、冲突，造成读出未前该地址中的值）或输出未知值（读写冲突，造成读出未知的数），但是知的数），但是M-RAM就只能读出未知值。就只能读出未知值。两端口同时读同一地址：两端口同时读同一地址：读出为正常值。读出为正常值。两端口同时写同一地址：两端口同时写同一地址：写入为不定值。写入为不定值。高端高端FPGA：Stratix系列系列器件概述器件概述平面布局平面布局逻辑阵列块（逻辑阵列块（LAB）、互连线（）、互连线（Interconnect）资源、逻）资源、逻辑单元（辑单元（LE）内嵌内嵌RAM块块时钟网络和锁相环时钟网络和锁相环DSP块块I/O时钟网络时钟网络Global Clock NetworkR
17、egional Clock Network锁相环：锁相环：Enhanced PLLFast PLLEnhanced PLLFast PLL锁相环特性锁相环特性与锁相环有关的问题与锁相环有关的问题时钟反馈模式：时钟反馈模式：0延时驱动器反馈模式、正常反馈模式、延时驱动器反馈模式、正常反馈模式、外部反馈模式、无补偿模式。外部反馈模式、无补偿模式。可编程带宽可编程带宽频谱扩展频谱扩展时钟反馈模式：时钟反馈模式：0延时驱动器反馈模式延时驱动器反馈模式该模式下，该模式下，EPLL外部被补偿的时钟专用输出管脚的相位外部被补偿的时钟专用输出管脚的相位与时钟输入管脚的相位相同。这时与时钟输入管脚的相位相同。这
18、时FPGA内部的内部的EPLL就就像是一个像是一个0延时的锁相环电路。延时的锁相环电路。时钟反馈模式：正常反馈模式时钟反馈模式：正常反馈模式该模式下，内部被补偿的时钟网络末端的相位与时钟输入该模式下，内部被补偿的时钟网络末端的相位与时钟输入管脚的相位相同。该模式的好处是可以很清楚地计算出同管脚的相位相同。该模式的好处是可以很清楚地计算出同步系统的时序裕量。步系统的时序裕量。时钟反馈模式：外部反馈模式时钟反馈模式：外部反馈模式该模式下，该模式下，EPLL的某个时钟输出管脚从其专用的时钟反馈输入脚输的某个时钟输出管脚从其专用的时钟反馈输入脚输入，同时输出到下游芯片（如入，同时输出到下游芯片（如RA
19、M）。）。EPLL可以保证时钟输入脚和可以保证时钟输入脚和反馈输入脚同相，如果反馈输入脚同相，如果PCB走线保证从时钟输出端到反馈输入端和到走线保证从时钟输出端到反馈输入端和到下游芯片的时钟输入端等长（延时相等），就可以保证下游芯片的时钟输入端等长（延时相等），就可以保证FPGA和下游和下游芯片两者的时钟输入端延时一致。这种情况多数用在单板的全局时钟芯片两者的时钟输入端延时一致。这种情况多数用在单板的全局时钟驱动输出不够，通过驱动输出不够，通过FPGA来提供一个等效的系统时钟给目标芯片，来提供一个等效的系统时钟给目标芯片，同时也方便在同时也方便在FPGA内部调整时钟相位来满足时序要求。内部调整
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- 关 键 词：
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