第3章组合逻辑电路PPT讲稿.ppt

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1、第3章组合逻辑电路第1页，共131页，编辑于2022年，星期二第第3章章 组合逻辑电路组合逻辑电路3.13.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法3.2 3.2 加法器和数值比较器加法器和数值比较器加法器和数值比较器加法器和数值比较器3.3 3.3 编码器和译码器编码器和译码器编码器和译码器编码器和译码器3.4 3.4 数据选择器和分配器数据选择器和分配器数据选择器和分配器数据选择器和分配器3.5 3.5 只读存储器只读存储器只读存储器只读存储器(ROM)(ROM)3.6 3.6 组合电路中的竞争冒险组合电路中的竞争

2、冒险组合电路中的竞争冒险组合电路中的竞争冒险第2页，共131页，编辑于2022年，星期二3.1 组合逻辑电路的分析组合逻辑电路的分析与设计方法与设计方法3.1.1 3.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法组合逻辑电路的分析方法组合逻辑电路的分析方法3.1.2 3.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法组合逻辑电路的设计方法组合逻辑电路的设计方法第3页，共131页，编辑于2022年，星期二组合逻辑电路组合逻辑电路:任何时刻电路的输出任何时刻电路的输出,仅仅只决定仅仅只决定于该时刻各个输入变量的取值于该时刻各个输入变量的取值.概概 述述第4页，共131页，编辑于202

3、2年，星期二3.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法逻辑图逻辑图逻辑表逻辑表达式达式 1 1 最简与或最简与或表达式表达式化简 2 2 从输入到输出逐级写出第5页，共131页，编辑于2022年，星期二最简与或最简与或表达式表达式 3 真值表真值表 3 4 电路的逻电路的逻辑功能辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4 第6页，共131页，编辑于2022年，星期二逻辑图逻辑图逻辑表逻辑表达式达式例：例：最简与或最简与或表达式表达式第7页，共131页，编辑于2022年，

4、星期二真值表真值表用与非门实现用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能电路的逻辑功能第8页，共131页，编辑于2022年，星期二真值表真值表电路功电路功能描述能描述3.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法例例例例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为

5、Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。1 穷举法 1 第9页，共131页，编辑于2022年，星期二 2 逻辑表达式逻辑表达式或卡诺图或卡诺图最简与或最简与或表达式表达式化简 3 2 已为最简与或表达式 4 逻辑变换逻辑变换 5 逻辑电路图逻辑电路图用与非门实现用异或门实现第10页，共131页，编辑于2022年，星期二真值表真值表电路功电路功能描述能描述例例例例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一

6、个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。1 穷举法 1 2 2 逻辑表达式逻辑表达式第11页，共131页，编辑于2022年，星期二 3 卡诺图卡诺图最简与或最简与或表达式表达式化简 4 5 逻辑变换逻辑变换 6 逻辑电路逻辑电路图图 3 化简 4 111Y=AB+AC 5 6 第12页，共131页，编辑于2022年，星期二3.2 加法器和数值比较器加法器和数值比较器3.2.1 3.2.1 加法器加法器加法器加法器3.2.2 3.2.2 数值比较器数值比较器数值比较器数值比较器第13页，共131页，编辑于2022年，星期

7、二3.2.1 3.2.1 加法器加法器一一一一.半加器和全加器半加器和全加器半加器和全加器半加器和全加器二二二二.加法器加法器加法器加法器三三三三.加法器的应用加法器的应用加法器的应用加法器的应用第14页，共131页，编辑于2022年，星期二1、半加器、半加器一一.半加器和全加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位第15页，共131页，编辑于2022年，星期二2、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，

8、Si：本位的和，Ci：向高位的进位。第16页，共131页，编辑于2022年，星期二全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号第17页，共131页，编辑于2022年，星期二用与门和或门实现用与门和或门实现第18页，共131页，编辑于2022年，星期二先求Si和Ci。为此，合并值为0的最小项。再取反，得：用与或非门实现用与或非门实现第19页，共131页，编辑于2022年，星期二第20页，共131页，编辑于2022年，星期二实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器二二.加法器加法器构成构成构成构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器

9、的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。第21页，共131页，编辑于2022年，星期二2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）进位生成项进位生成项进位传递条件进位传递条件进位表达式进位表达式和表达式和表达式4位超前进位加法位超前进位加法器递推公式器递推公式 第22页，共131页，编辑于2022年，星期二超前进位发生器超前进位发生器超前进位发生器超前进位发生器第23页，共131页，编辑于2022年，星期二加法器的级连加法器的级连集集成成二二进进制制4位位超超前前进进位位加加法法器器第24页，共131页，编辑于2022年，星期二三三.

10、加法器的应用加法器的应用1、8421 BCD码转换为余码转换为余3码码BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。第25页，共131页，编辑于2022年，星期二本节小结本节小结能能对对两两个个1位位二二进进制制数数进进行行相相加加而而求求得得和和及及进进位位的的逻逻辑电路称为半加器。辑电路称为半加器。能能对对两两个个1位位二二进进制制数数进进行行相相加加并并考考虑虑低低位位来来的的进进位位，即即相相当当于于3 3个个1

11、位位二二进进制制数数的的相相加加，求求得得和和及及进进位位的的逻逻辑辑电电路称为全加器。路称为全加器。实实现现多多位位二二进进制制数数相相加加的的电电路路称称为为加加法法器器。按按照照进进位位方方式式的的不不同同，加加法法器器分分为为串串行行进进位位加加法法器器和和超超前前进进位位加加法法器器两两种种。串串行行进进位位加加法法器器电电路路简简单单、但但速速度度较较慢慢，超超前前进进位位加法器速度较快、但电路复杂。加法器速度较快、但电路复杂。加加法法器器除除用用来来实实现现两两个个二二进进制制数数相相加加外外，还还可可用用来来设计代码转换电路、二进制减法器和十进制加法器等。设计代码转换电路、二进

12、制减法器和十进制加法器等。第26页，共131页，编辑于2022年，星期二3.2.2 数值比较器数值比较器1.11.1位数值比较器位数值比较器位数值比较器位数值比较器2.42.4位数值比较器位数值比较器位数值比较器位数值比较器3.3.数值比较器的位数扩展数值比较器的位数扩展数值比较器的位数扩展数值比较器的位数扩展第27页，共131页，编辑于2022年，星期二用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。1.1位数值比较器位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。第28页，共131页，编辑于2022年，星期二逻逻辑辑表表达达式式逻逻辑辑

13、图图第29页，共131页，编辑于2022年，星期二2.4位数值比较器位数值比较器第30页，共131页，编辑于2022年，星期二真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A与B的比较结果，AB、AB、AB必须预先预置为1，最低4位的级联输入端AB和A=B 必须预先预置为0、1。串联扩展串联扩展第34页，共131页，编辑于2022年，星期二并联扩展并联扩展第35页，共131页，编辑于2022年，星期二本节小结本节小结在在各各种种数数字字系系统统尤尤其其是是在在计计算算机机中中，经经常常需需要要对对两两个个二二进进制制数数进进行行大大小小判判别别，然然后后根根据据判判别别

14、结结果果转转向向执执行行某某种种操操作作。用用来来完完成成两两个个二二进进制制数数的的大大小小比比较较的的逻逻辑辑电电路路称称为为数数值值比比较较器器，简简称称比比较较器器。在在数数字字电电路路中中，数数值值比比较较器器的的输输入入是是要要进进行行比比较较的的两两个个二二进进制制数数，输输出出是是比比较较的结果。的结果。利利用用集集成成数数值值比比较较器器的的级级联联输输入入端端，很很容容易易构构成成更更多多位位数数的的数数值值比比较较器器。数数值值比比较较器器的的扩扩展展方方式式有有串串联联和和并并联联两两种种。扩扩展展时时需需注注意意TTL电路与电路与CMOS电路在连接方式上的区别。电路在

15、连接方式上的区别。第36页，共131页，编辑于2022年，星期二3.3 编码器和译码器编码器和译码器3.3.1 编码器编码器3.3.2 译码器译码器第37页，共131页，编辑于2022年，星期二3.3.1 编码器编码器一一一一.二进制编码器二进制编码器二进制编码器二进制编码器二二二二.二二二二-十进制编码器十进制编码器十进制编码器十进制编码器第38页，共131页，编辑于2022年，星期二实现编码操作的电路称为编码器。一一.二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输输入入8个个互互斥斥的的信信号号输输出出3位位二二进进制制代代码码真真值值表表第39页，共131页，编辑于2022

16、年，星期二逻逻辑辑表表达达式式逻辑图逻辑图第40页，共131页，编辑于2022年，星期二2、3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表第41页，共131页，编辑于2022年，星期二逻辑表达式逻辑表达式第42页，共131页，编辑于2022年，星期二逻辑图逻辑图8线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。第43页，共131页，编辑于2022年，星期二2、集成、集成3位二进制优先编码器位二进制优先编

17、码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX 0表示是编码输出；YEX 1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148第44页，共131页，编辑于2022年，星期二集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效第45页，共131页，编辑于2022年，星期二集成集成3 3位二

18、进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器第46页，共131页，编辑于2022年，星期二二二.二二-十进制编码器十进制编码器1、8421 BCD码编码器码编码器输输入入10个个互互斥斥的的数数码码输输出出4位位二二进进制制代代码码真真值值表表第47页，共131页，编辑于2022年，星期二逻辑表达式逻辑表达式逻辑图逻辑图第48页，共131页，编辑于2022年，星期二2、8421 BCD码优先编码器码优先编码器真值表真值表第49页，共131页，编辑于2022年，星期二逻辑表达式逻辑表达式第50页，共131页，编辑于2022年，星期二

19、逻辑图逻辑图第51页，共131页，编辑于2022年，星期二3、集成、集成10线线-4线优先编码器线优先编码器第52页，共131页，编辑于2022年，星期二本节小结本节小结用用二二进进制制代代码码表表示示特特定定对对象象的的过过程程称称为为编编码码；实实现现编码操作的电路称为编码器。编码操作的电路称为编码器。编编码码器器分分二二进进制制编编码码器器和和十十进进制制编编码码器器，各各种种译译码码器器的的工工作作原原理理类类似似，设设计计方方法法也也相相同同。集集成成二二进进制编码器和集成十进制编码器均采用优先编码方案。制编码器和集成十进制编码器均采用优先编码方案。第53页，共131页，编辑于202

20、2年，星期二3.3.2 译码器译码器一一一一.二进制译码器二进制译码器二进制译码器二进制译码器二二二二.二二二二-十进制译码器十进制译码器十进制译码器十进制译码器三三三三.显示译码器显示译码器显示译码器显示译码器四四四四.译码器的应用译码器的应用译码器的应用译码器的应用第54页，共131页，编辑于2022年，星期二把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。一一.二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又

21、称为变量译码器。第55页，共131页，编辑于2022年，星期二1、3位二进制译码器位二进制译码器真值表真值表输输入入：3位二进制代码输位二进制代码输出出：8个互斥的信号个互斥的信号第56页，共131页，编辑于2022年，星期二逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列第57页，共131页，编辑于2022年，星期二2、集成二进制译码器、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、为选通控制端。当G11、时，译码器处于工作状态；当G10、时，译码器处于禁止状态。第58页，共131页，编辑于2022年，星期

22、二真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效第59页，共131页，编辑于2022年，星期二3、74LS138的级联的级联第60页，共131页，编辑于2022年，星期二二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。二二.二二-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。第61页，共13

23、1页，编辑于2022年，星期二真值表真值表第62页，共131页，编辑于2022年，星期二逻辑表达式逻辑表达式逻辑图逻辑图第63页，共131页，编辑于2022年，星期二将与门换成与非门，则输出为反变量，即为低电平有效。第64页，共131页，编辑于2022年，星期二、集成、集成8421 BCD码译码译码器码器74LS42第65页，共131页，编辑于2022年，星期二三三.显示译码器显示译码器1、数码显示器、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。第66页，共131页，编辑于2022年，星期二第67页，共131

24、页，编辑于2022年，星期二b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极第68页，共131页，编辑于2022年，星期二2、显示译码器、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表第69页，共131页，编辑于2022年，星期二a的卡诺图的卡诺图第70页，共131页，编辑于2022年，星期二b的卡诺图的卡诺图c的卡诺图的卡诺图第71页，共131页，编辑于2022年，星期二d的卡诺图的卡诺图e的卡诺图的卡诺图第72页，共131页，编辑于2022年，星期二f的卡诺图的卡诺图g的卡诺图的卡诺图第73页，共131页，编辑于2022年，星期

25、二逻辑表达式逻辑表达式第74页，共131页，编辑于2022年，星期二逻辑图逻辑图第75页，共131页，编辑于2022年，星期二2、集成显示译码器、集成显示译码器74LS48引脚排列图引脚排列图第76页，共131页，编辑于2022年，星期二功功能能表表第77页，共131页，编辑于2022年，星期二辅助端功能辅助端功能第78页，共131页，编辑于2022年，星期二四四.译码器的应用译码器的应用1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与

26、或表达式，并变换为与非-与非形式。与非形式。第79页，共131页，编辑于2022年，星期二2、用二进制译码器实现码制变换、用二进制译码器实现码制变换十十进进制制码码8421码码第80页，共131页，编辑于2022年，星期二十十进进制制码码余余3码码第81页，共131页，编辑于2022年，星期二十十进进制制码码2421码码第82页，共131页，编辑于2022年，星期二3、数码显示电路的动态灭零、数码显示电路的动态灭零第83页，共131页，编辑于2022年，星期二本节小结本节小结把代码状态的特定含义翻译出来的过程称为译码，实把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。

27、实际上译码器就是把一现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。种代码转换为另一种代码的电路。译译码码器器分分二二进进制制译译码码器器、十十进进制制译译码码器器及及字字符符显显示示译译码器，各种译码器的工作原理类似，设计方法也相同。码器，各种译码器的工作原理类似，设计方法也相同。二二进进制制译译码码器器能能产产生生输输入入变变量量的的全全部部最最小小项项，而而任任一一组组合合逻逻辑辑函函数数总总能能表表示示成成最最小小项项之之和和的的形形式式，所所以以，由由二二进进制制译译码码器器加加上上或或门门即即可可实实现现任任何何组组合合逻逻辑辑函函数数。此此外外，用用

28、4 4线线-16-16线线译译码码器器还还可可实实现现BCDBCD码码到到十十进进制制码码的的变换。变换。第84页，共131页，编辑于2022年，星期二3.4 数据选择器和分配器数据选择器和分配器3.4.1 数据选择器数据选择器3.4.2 数据分配器数据分配器第85页，共131页，编辑于2022年，星期二3.4.1 数据选择器数据选择器一一一一.4.4选选选选1 1数据选择器数据选择器数据选择器数据选择器二二二二.集成数据选择器集成数据选择器集成数据选择器集成数据选择器三三三三.用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数第8

29、6页，共131页，编辑于2022年，星期二一一.4选选1数据选择器数据选择器真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。第87页，共131页，编辑于2022年，星期二逻辑图逻辑图第88页，共131页，编辑于2022年，星期二二二.集成数据选择器集成数据选择器集成双集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。第89页，共131页，编辑于2022年，星期二集成集成8选选1数数据选择器据

30、选择器74LS151第90页，共131页，编辑于2022年，星期二74LS151的的真真值值表表第91页，共131页，编辑于2022年，星期二数据选择器的扩展数据选择器的扩展第92页，共131页，编辑于2022年，星期二三三.用数据选择器实现逻辑函数用数据选择器实现逻辑函数基本原理基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。第93页，共131页，编辑

31、于2022年，星期二基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。第94页，共131页，编辑于2022年，星期二求求Di 3 （1）公式法）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3 第95页，共131页，编辑于2022年，星期二画连线图画连线图 4 4 第96页，共131页，编辑于2022年，星期二求求Di的的方法方法（2）

32、真值表法）真值表法C=1时时L=1，故，故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C第97页，共131页，编辑于2022年，星期二求求Di的的方法方法（3）图形法）图形法D0D1D3D2第98页，共131页，编辑于2022年，星期二用数据选择器实现函数：例例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1第99页，共131页，编辑于2022年，星期二画连线图第100页，共131页，编辑于2022年，星期二本节小结本节小结数据选择器是能够从来自不同地址的多路数字信息中数

33、据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决选择哪一路数据输出，则完全由当时的选择控制信号决定。定。数据选择器具有标准与或表达式的形式，提供了地址变数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，量的全部最小项，并且一般情况下，D Di i可以当作一个变量可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入标准形式构成。所以，

34、利用数据选择器的输入D Di i来选来选择地址变量组成的最小项择地址变量组成的最小项m mi i，可以实现任何所需的组合，可以实现任何所需的组合逻辑函数。逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数据选择用数据选择器实现组合逻辑函数的步骤：选用数据选择器器确定地址变量确定地址变量求求D Di i画连线图。画连线图。第101页，共131页，编辑于2022年，星期二3.4.2 数据分配器数据分配器一一一一.1.1路路路路-4-4路数据分配器路数据分配器路数据分配器路数据分配器二二二二.集成数据分配器及其应用集成数据分配器及其应用集成数据分配器及其应用集成数据分配器及其应用第102页，共13

35、1页，编辑于2022年，星期二一一.1路路-4路数据分配器路数据分配器由地址码决定将输入数据送给哪路输出。真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据第103页，共131页，编辑于2022年，星期二逻辑图逻辑图第104页，共131页，编辑于2022年，星期二二二.集成数据分配器及其应用集成数据分配器及其应用集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端第105页

36、，共131页，编辑于2022年，星期二数据分配器的应用数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统第106页，共131页，编辑于2022年，星期二本节小结本节小结数据分配器的逻辑功能是将数据分配器的逻辑功能是将1 1个输入数据传送到多个输入数据传送到多个输出端中的个输出端中的1 1个输出端，具体传送到哪一个输出端，个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进制译码数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通

37、控制端当作器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以数据输入端，二进制代码输入端当作选择控制端就可以了。了。数据分配器经常和数据选择器一起构成数据传送系统。数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分其主要特点是可以用很少几根线实现多路数字信息的分时传送。时传送。第107页，共131页，编辑于2022年，星期二3.5 只读存储器只读存储器（ROM）3.5.1 ROM3.5.1 ROM的结构及工作原理的结构及工作原理的结构及工作原理的结构及工作原理3.5.2 ROM3.5.2 ROM的应用举

38、例及容量扩展的应用举例及容量扩展的应用举例及容量扩展的应用举例及容量扩展第108页，共131页，编辑于2022年，星期二ROM的分类的分类掩膜ROM：不能改写。PROM：只能改写一次。EPROM：可以改写多次。存储器的分类存储器的分类RAM：在工作时既能从中读出（取出）信息，又能随时写入（存入）信息，但断电后所存信息消失。ROM：在工作时只能从中读出信息，不能写入信息，且断电后其所存信息在仍能保持。第109页，共131页，编辑于2022年，星期二3.5.1 ROM的结构及工作原理的结构及工作原理1、ROM的结构的结构存储容量字线数位线数2nb（位）存储单元地址存储单元地址第110页，共131页

39、，编辑于2022年，星期二2、ROM的工作原理的工作原理44位位ROM地址译码器地址译码器存储体存储体第111页，共131页，编辑于2022年，星期二存储内容存储内容第112页，共131页，编辑于2022年，星期二A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=0第113页，共131页，编辑于2022年，星期二A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=1第114页，共131页，编辑于2022年，星期二A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=1第115页，共131页，编辑于2022年，星期二A

40、1=1A0=1W0=0W1=0W2=0W3=1D3=0D1=1D0=1D2=1第116页，共131页，编辑于2022年，星期二ROM的简化画法的简化画法地址译码器产地址译码器产生了输入变量生了输入变量的全部最小项的全部最小项存储体实现了存储体实现了有关最小项的有关最小项的或运算或运算与与阵阵列列固固定定或或阵阵列列可可编编程程连接断开第117页，共131页，编辑于2022年，星期二3.5.2 ROM的应用举例及容量扩展的应用举例及容量扩展(一一)1、用、用ROM实现组合逻辑函数实现组合逻辑函数逻辑表达式逻辑表达式真值表或最真值表或最小项表达式小项表达式 1 1 按A、B、C、D排列变量，并将Y

41、1、Y2扩展成为4变量的逻辑函数。第118页，共131页，编辑于2022年，星期二 2 2 选选择择ROM，画画阵阵列列图图第119页，共131页，编辑于2022年，星期二2、用、用ROM作函数运算表作函数运算表用ROM构成能实现函数yx2的运算表电路。例例设x的取值范围为015的正整数，则对应的是4位二进制正整数，用BB3B2B1B0表示。根据yx2可算出y的最 大 值 是 152 225，可 以 用 8位 二 进 制 数YY7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出YB2即yx2的真值表。第120页，共131页，编辑于2022年，星期二真真值值表表第121页，共131页，编辑于2022

42、年，星期二逻逻辑辑表表达达式式第122页，共131页，编辑于2022年，星期二阵列图阵列图第123页，共131页，编辑于2022年，星期二3、用、用ROM作字符发生器电路作字符发生器电路用用ROM存储字符存储字符Z第124页，共131页，编辑于2022年，星期二3.6.2 ROM应用举例及容量扩展应用举例及容量扩展(二二)EPROM芯芯片片正常使用时，VCC=5V，VPP=5V。编程时，VPP=25V。OE为输出使能端，OE=0时允许输出；OE=1时，输出被禁止，ROM输出端为高阻态。CS为片选端，CS=0时，ROM工作；CS=1时，ROM停止工作，且输出为高阻态（不论OE为何值）。第125页

43、，共131页，编辑于2022年，星期二1、位扩展（字长的扩展）、位扩展（字长的扩展）地址线及控制线分别并联输出一个作为高8位，另一个作为低8位用两片用两片27256扩展成扩展成32k16位位EPROM第126页，共131页，编辑于2022年，星期二A15A162、字扩展（字数扩展，地址码扩展）、字扩展（字数扩展，地址码扩展）用用4片片27256扩展成扩展成432k16位位EPROMOE端、输出线及地址线分别并联高位地址A15、A16作为2线-4线译码器的输入信号，经译码后产生的4个输出信号分别接到4个芯片的CS端第127页，共131页，编辑于2022年，星期二本节小结本节小结只读存储器在存入数

44、据以后，不能用简单的方法更改，即在工作时它的存储内容是固定不变的，只能从中读出信息，不能写入信息，并且其所存储的信息在断电后仍能保持，常用于存放固定的信息。ROM由地址译码器和存储体两部分构成。地址译码器产生了输入变量的全部最小项，即实现了对输入变量的与运算；存储体实现了有关最小项的或运算。因此，ROM实际上是由与门阵列和或门阵列构成的组合电路，利用ROM可以实现任何组合逻辑函数。利用ROM实现组合函数的步骤：（1）列出函数的真值表或写出函数的最小项表达式。（2）选择合适的ROM，画出函数的阵列图。第128页，共131页，编辑于2022年，星期二3.6 组合电路中的竞争冒险组合电路中的竞争冒险

45、1、产生竞争冒险的原因、产生竞争冒险的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号第129页，共131页，编辑于2022年，星期二2、消除竞争冒险的方法、消除竞争冒险的方法有圈相接，则有竞争冒险有圈相接，则有竞争冒险增加冗余项，增加冗余项，消除竞争冒险消除竞争冒险第130页，共131页，编辑于2022年，星期二本节小结本节小结组组合合电电路路的的特特点点：在在任任何何时时刻刻的的输输出出只只取取决决于于当当时时的的输输入入信信号号，而而与与电电路路原原来来所所处

46、处的的状状态态无无关关。实实现现组组合合电电路路的基础是逻辑代数和门电路。的基础是逻辑代数和门电路。组组合合电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图图、真真值值表表、逻逻辑辑表表达达式式、卡卡诺诺图图和和波波形形图图等等5种种方方法法来来描描述述，它它们们在在本本质质上上是是相相通的，可以互相转换。通的，可以互相转换。组组合合电电路路的的设设计计步步骤骤：逻逻辑辑图图写写出出逻逻辑辑表表达达式式逻辑表达式化简逻辑表达式化简列出真值表列出真值表逻辑功能描述。逻辑功能描述。组组合合电电路路的的设设计计步步骤骤：列列出出真真值值表表写写出出逻逻辑辑表表达达式式或或画出卡诺图画出卡诺图逻辑表达式化简和变换逻辑表达式化简和变换画出逻辑图。画出逻辑图。在在许许多多情情况况下下，如如果果用用中中、大大规规模模集集成成电电路路来来实实现现组组合合函函数，可以取得事半功倍的效果。数，可以取得事半功倍的效果。第131页，共131页，编辑于2022年，星期二