第3章触发器PPT讲稿.ppt

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1、第3章触发器第1页，共115页，编辑于2022年，星期一 一类是非时钟控制触发器 它的输入信号可在不受其他时钟控制信号的作用下，按某一逻辑关系改变触发器的输出状态；另一类是时钟控制触发器，它必须在时钟信号的作用下，才能接收输入信号从而改变触发器的输出状态。时钟控制触发器按时钟类型又分为电平触发和边沿触发两种类型。第2页，共115页，编辑于2022年，星期一 实训实训3由触发器构成的改进型抢答器由触发器构成的改进型抢答器 1 实训目的实训目的 （1）初步了解触发器的基本功能及特点。（2）熟悉具有接收、保持、输出功能电路的基本分析方法。（3）掌握触发器应用电路的分析方法。（4）建立时序逻辑电路的基

2、本概念。2 实训设备与器件实训设备与器件 实训设备：数字电路测试仪 1 台，直流稳压电源1台，万用表1只，逻辑笔1支。实训器件：74LS00一片，双-四输入与非门74LS20两片，按键式开关4个，指示灯（发光二极管）3只510 电阻3个，1 k电阻4个,导线若干。第3页，共115页，编辑于2022年，星期一 3 实训电路实训电路 实训电路如图3.1所示。与图2.1比较，改进型抢答器电路减少了一个输入端，而在每一个输入端增加了两个与非门（图3.1中的门4门），该电路作为抢答信号的接收、保持和输出的基本电路。S为手动清零控制开关，S1S3为抢答按钮开关。该电路具有如下功能：第4页，共115页，编辑

3、于2022年，星期一 （1）开关S作为总清零及允许抢答控制开关（可由主持人控制）。当开关S被按下时抢答电路清零，松开后则允许抢答。由抢答按钮开关S1S3实现抢答信号的输入。（2）若有抢答信号输入开关S1S3中的任何一个开关被按下）时，与之对应的指示灯被点亮。此时再按其他任何一个抢答开关均无效，指示灯仍“保持”第一个开关按下时所对应的状态不变。电路中，6个二输入与非门采用两个74LS00,3个三输入与非门采用74LS20。第5页，共115页，编辑于2022年，星期一图 3.1 实训3电路 第6页，共115页，编辑于2022年，星期一 4 实训步骤与要求实训步骤与要求 1）检测与查阅器件手册 用数

4、字电路测试仪检测所用的集成电路 通过查阅集成电路手册，标出图3.1中各集成电路输入、输出端的引脚编号。2）连接电路 按图3.1连接电路 先在实训电路板上插接好IC器件在插接器件时 要注意IC芯片的豁口方向（都朝左侧），口方西向（都朝左侧），同时要保证IC管脚与插座接触良好，管脚不能弯曲或折断。指示灯的正、负极不能接反。在通电前先用万用表检查各IC的电源接线是否正确。第7页，共115页，编辑于2022年，星期一 3）电路调试 首先按抢答器功能进行操作，若电路满足要求，说明电路没有故障。若某些功能不能实现，就要设法查找并排除故障。排除故障可按信息流程的正向（由输入到输出）查找，也可按信息流程逆向（

5、由输出到输入）查找。例如，当有抢答信号输入时，观察对应指示灯是否点亮若不亮，可用万用表（或逻辑笔）分别测量相关与非门输入、输出端电平状态是否正确，由此检查线路的连接及芯片的好坏。第8页，共115页，编辑于2022年，星期一 若抢答开关按下时指示灯亮，松开时又灭掉，说明电路不能保持，此时应检查与非门相互连接是否正确，直至 排除全部故障为止。4）电路功能试验 （1）按下总清零开关S后，所有指示灯灭。(2)按下S1S3中的任何一个开关（如S1），与之对应的指示灯(VD1)应被点亮，此时再按其他开关均无效。第9页，共115页，编辑于2022年，星期一 （3）按总清零开关S，所有指示灯应全部熄灭。（4）

6、重复（2）和（3）步骤，依次检查各指示灯是否被点亮。(5)电路分析 分析图3.1实训电路，完成表3.1各项内容，表中1表示高电平、开关闭合或指示灯亮；0表示低电平、开关断开或指示灯灭。如果不能正确分析，可以通过试验检测来完成。第10页，共115页，编辑于2022年，星期一表表 3.1 功能表功能表 S1 S2 S3 S4Q3 Q2 Q1 D 3 D2 D1 0 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 1 0 1 0 1 1 0 0 1 0 0 0第11页，共115页，编辑于2022年，星期一 5 实训总结与分析实训总结与分析 （1）在第2章的实训（实训2）中

7、，由于电路本身 没有保持功能，所以抢答开关必须用手按住不动，指示灯才会被点亮，若手松开指示灯就熄灭。这种操作方式十分不便。在本实训中，通过在输入端接入两个首尾交叉连接的双输入与非门，解决了这一问题。实验证明，该电路能将输入抢答信号状态“保持”在其输出端不变。比如抢答开关S1按下时，与其连接的与非门5的输出端Q1变为高电平，使与非门1输出低电平，指示灯VD1点亮；当开关S1松开后，与非门5的输出状态仍保持高电平不变，指示灯VD1仍保持点亮状态。第12页，共115页，编辑于2022年，星期一 （2）在图3.1中，与非门4、5连接构成的电路既有接收功能同时又具有保持功能。在电路中可将与非门4、5连接

8、构成的电路看成一个专门电路虚框内电路），该电路能接收输入信号并按某种逻辑关系改变输出端状态。在一定条件下，该状态不会发生改变，即“保持”不变 （3）这类具有接收、保持记忆和输出功能的电路简称为“触发器”。触发器有多种不同的功能和不同的电路形式。掌握触发器的电路原理、功能与电路特点是本章学习的主要内容。目前，各种触发器大多通过集成电路来实现。第13页，共115页，编辑于2022年，星期一 对这类集成电路的内部情况我们不必十分关心，因为我们学习数字电子技术课程的目的不是设计集成电路的内部电路。学习时，我们只需将集成电路触发器视为一个整体，掌握它所具有的功能、特点等外部特性，使我们能合理选择并正确使

9、用各种集成电路触发器。6 实训思考题实训思考题 （1）由双输入与非门构成的保持电路，其输出状态都与哪些因素有关，试写出功能表。（2）若改成六路抢答器，电路将做哪些改动。（3）能否增加其他功能，使抢答器更加实用。第14页，共115页，编辑于2022年，星期一 31 触发器概述触发器概述 311 触发器的电路模型触发器的电路模型 312 触发器的实现触发器的实现 313 各种逻辑功能得触发器各种逻辑功能得触发器第15页，共115页，编辑于2022年，星期一31触触 发发 器器 概概 述述 3.1.1触发器的电路模型触发器的电路模型 由实训电路可知，将两个与非门按实训图虚框内部线路的连接方法进行接线

10、后，与非门5输出端Q1的状态，就能根据两个输入端A和B的状态按某种逻辑关系进行变化。当A端输入低电平时，Q1端输出低电平；当B端输入低电平时，Q1端输出高电平；若A、B两端都是高电平时，Q1端将保持上一个状态不变。即通过输入端A、B能使输出端Q1从一个稳定状态“0”转变到另一稳定状态“1”（或从“1”变为“0”）。我们将这种输出端状态随输入端状态而变化的过程称为接收；将输出状态保持上一个状态不变称为存储，该存储信息可作为输出信号。第16页，共115页，编辑于2022年，星期一图 3.2 触发器模型 其基本模型如图3.2所示。第17页，共115页，编辑于2022年，星期一 图中A、B表示两个信号

11、输入端。输入端一般都有确定的名称，比如R、S等，输入端的名称由触发器的功能决定。由于内部逻辑电路的不同，使触发器的输入与输出信号间的逻辑关系也有所不同，其输出信号在输入信号作用下将按不同的逻辑关系进行变化，从而构成了各种不同逻辑功能的触发器。如RS触发器、D触发器、JK触发器、T触发器等。Q、表示两个逻辑状态相反的输出端，根据触发器的这一特点，不允许出现Q、均为同一电平的状态。第18页，共115页，编辑于2022年，星期一 3.1.2触发器的实现触发器的实现 1 构成触发器的基本逻辑单元基本RS触发器不同功能的触发器实现的原理不尽相同，下面以图3.1虚框内电路为例，介绍触发器的基本原理。图3.

12、3(a)为基本RS触发器的示意图。为触发器信号输端，Q、为输出端。与非门1的输出端Q接到与非门2的输入端,与非门2的输出端 接到与非门1的输入端。设两个与非门输出端的初始状态分别为Q=0,=1。第19页，共115页，编辑于2022年，星期一 当输入端 =0，=1时，与非门1的输出端Q将由低电平转变为高电平，由于Q端被接到与非门2 的输入端，与非门2的两个输入端均处于高电平状态，使输出端 由高电平转变为低电平状态。因 被接到与非门1的输入端，使与非门1的输出状态仍为高电平。即触发器被“置位”，Q=1,=0。触发器被置位后，若输入端 =1，=0，与非门2的输出端 将由低电平转变为高电平，由于 端被

13、接到与非门1的输入端，与非门1的两个输入端均处于高电平状态，使输出端Q由高电平转变为低电平状态。因Q被接到与非门2的输入端，使与非门2的输出状态仍为高电平。即触发器被“复位”，Q=0,=1。第20页，共115页，编辑于2022年，星期一 触发器被复位后，若输入端 =1，=1，与非门1的两个输入端均处于高电平状态，输出端Q仍保持为低电平状态不变,由于Q端被接到与非门2的输入端，使 端仍保持为高电平状态不变。即触发器处于“保持”状态。将触发器输出端状态由1变为0或由0变为1称为“翻转”。当 =1，=1时，触发器输出端状态不变，该状态将一直保持到有新的置位或复位信号到来为止。不论触发器处于何种状态，

14、若 =0，=0，与非门1、2的输出状态均变为高电平，即Q=1,=1。此状态破坏了Q与间的逻辑关系，属非法状态，这种情况应当避免。第21页，共115页，编辑于2022年，星期一 基本RS触发器真值表如表3.2所示，中Qn表示接收信号之前触发器的状态，称为“现态”；Qn+1表示接收信号之后的状态，称为次态。式(3.1)是描述基本RS触发器输入与输出信号间逻辑关系的特征方程。由特征方程可以看出，基本RS触发器当前的输出状态Qn+1不仅与当前的输入状态有关而且还与其原来的输出状态Qn有关。这是触发器的一个重要特点。基本RS触发器的逻辑符号如图3.3(b)所示。Qn+1=S+Qn RS=0第22页，共1

15、15页，编辑于2022年，星期一表表3.2 RS触发器真值表触发器真值表 QnQN+10 0001111 0011001101010101非法状态 0 1 0非法状态 0 1 1第23页，共115页，编辑于2022年，星期一图 3.3 基本RS触发器 第24页，共115页，编辑于2022年，星期一 基本RS触发器是构成各种不同功能集成触发器的基本单元。触发器的“置0”、置“1”就是通过基本RS触发器来实现的。如果在基本RS触发器的每个输入端前面都接一个非门,就构成了基本RS锁存触发器。其功能如下：当S=1,R=0时，无论触发器原输出状态如何，输出端都将变为Q=1,=0；当S=0,R=1时，输出

16、端都变为Q=0,=1,如图3.4所示。第25页，共115页，编辑于2022年，星期一图 3.4 基本RS锁存触发器第26页，共115页，编辑于2022年，星期一 若在基本RS触发器电路基础上附加各种控制门与反馈，可以得到不同功能及不同触发方式的触发器。在讨论各种触发器时，我们只关心其功能与触发方式，而不涉及内部的具体电路。2 触发器各种触发方式的实现触发器各种触发方式的实现 基本RS触发器的输入端一直影响触发器输出端的状态。按控制类型属于非时钟控制触发器。第27页，共115页，编辑于2022年，星期一 其基本特点是：电路结构简单，可存储一位二进制代码，是构成各种时序逻辑电路的基础。其缺点是输出

17、状态一直受输入信号控制，当输入信号出现扰动时输出状态将发生变化；不能实现时序控制，即不能在要求的时间或时刻由输入信号控制输出信号；与输入端连接的数据线不能再用来传送其他信号，否则在传送其他信号时将改变存储器的输出数据。第28页，共115页，编辑于2022年，星期一 为了克服非时钟触发器的上述不足，给触发器增加了时钟控制端CP。对CP的要求决定了触发器的触发方式。触发方式是使用触发器必须掌握的重要内容。下面简单介绍实现各种触发方式的基本原理。1）电平控制触发 实现电平控制的方法很简单。如图3.5(a)所示，在上述基本RS触发器的输入端各串接一个非与门，便得到电平控制的RS触发器。只有当控制输入端

18、CP=1时，输入信号S、R才起作用（置位或复位），否则输入信号R、S 无效，触发器输出端将保持原状态不变。第29页，共115页，编辑于2022年，星期一 图3.5（b）为电平控制RS触发器的表示符号，其特性方程与式（3.1）相同，其真值表如表3.3所示。电平控制触发器克服了非时钟控制触发器对输出状态直接控制的缺点，采用选通控制，即只有当时钟控制端CP有效时触发器才接收输入数据，否则输入数据将被禁止。电平控制有高电平触发与低电平触发两种类型。第30页，共115页，编辑于2022年，星期一图 3.5 时钟状态控制RS触发器及符号第31页，共115页，编辑于2022年，星期一表表 3.3 电平控制电

19、平控制RS触发器真值表触发器真值表 CPSRQn+1000011110011001101010101 Qn(保持)Qn(保持)Qn(保持)Qn(保持)Qn(保持)0 1 非法状态第32页，共115页，编辑于2022年，星期一 2）边沿控制触发 电平控制触发器在时钟控制电平有效期间仍存在干扰信息直接影响输出状态的问题。时钟边沿控制触发器是在控制脉冲的上升沿或下降沿到来时触发器才接收输入信号触发，与电平控制触发器相比可增强抗干扰能力,因为仅当输入端的干扰信号恰好在控制脉冲翻转瞬间出现时才可能导致输出信号的偏差,而在该时刻（时钟沿）的前后,干扰信号对输出信号均无影响。边沿触发又可分上升沿触发和下降沿

20、触发，如图3.6(a)、(b)所示。在集成电路内部，是通过电路的反馈控制实现边沿触发的。具体电路可参阅相关书籍。第33页，共115页，编辑于2022年，星期一图 3.6 脉冲沿及表示符号第34页，共115页，编辑于2022年，星期一 3.1.3各种逻辑功能的触发器各种逻辑功能的触发器 在实际应用中，我们应用的大都是时钟控制触发器，图3.5给出了具有电平触发的时钟控制RS触发器，当然，也有边沿触发的RS触发器。从结构与功能来说，RS触发器具有两个输入端，由其真值表和特性方程可知，在时钟脉冲作用下，RS触发器具有置1、置0、保持等3种功能。但在实际应用中，RS触发器的功能还不能完全满足实际逻辑电路

21、对使用的灵活性与功能的实用性方面的要求，因此需要制作具有其他功能的触发器。第35页，共115页，编辑于2022年，星期一 1 T触发器触发器 实际应用中有时需要触发器的输出状态在每个时钟控制沿到来时发生翻转。如用时钟上升沿作为控制沿，设触发器输出端现态Qn=1，当时钟上升沿到来时，输出端翻转到次态Qn+1=0状态；再下一个时钟上升沿到来时又翻转到次态Qn+1=1状态。即时钟上升沿每到来一次，触发器的输出状态都翻转一次，这种触发器称之为T触发器。图3.7所示是由边沿控制RS触发器通过引入连接线得到的T触发器。图中将S端与端相连,R端与Q端相连。从图3.7可以看出，T触发器只有时钟输入端CP，而没

22、有其他信号输入端。在时钟脉冲的作用下，触发器状态将发生翻转。第36页，共115页，编辑于2022年，星期一 设触发器初态为Q=0,=1,即R=0,S=1 根据RS触发器的特征，此时处于置1工作状态。所以，当时钟上升沿到来时,触发器翻转为Q=1,=0状态,即R=1,S=0。此时触发器处于复位状态。当下一个时钟上升沿到来时，触发器又翻转为Q=0,=1状态。如此重复下去,波形如图3.8所示。可见，每当时钟CP上升沿到来时触发器便发生翻转。第37页，共115页，编辑于2022年，星期一图 3.7 边沿控制的T触发器第38页，共115页，编辑于2022年，星期一图 3.8 T触发器波形图第39页，共11

23、5页，编辑于2022年，星期一QnQn+10110 T触发器的真值表如表3.4所示。表中一般不给出时钟触发方式。表表 3.4 T触触 器的真值表器的真值表 第40页，共115页，编辑于2022年，星期一图 3.9 边沿控制的T触发器逻辑符号 图3.9（a）、（b）为两种时钟边沿控制的T触发器的逻辑符号。其特征方程为 Qn+1 n第41页，共115页，编辑于2022年，星期一 2 T触发器触发器 根据应用要求需要通过一个附加控制端来控制T触发器的工作状态，其电路如图3.10所示。就是在T触发器的两个输入端分别增加一个与门，以附加控制端T同时控制两个与门的输入端。T=1时，两个与门允许输入，R、S

24、输入信号通过与门输入；此时触发器工作状态与T触发器相同，即在每个时钟沿到来时触发器发生翻转；当T=0时，两个与门被封锁，其输出端均为高电平，根据RS触发器的特征，此时处于保持状态。尽管此时有时钟输入，由于输入信号R、S无法通过与门，所以触发器的输出状态不变。波形如图3.11所示。第42页，共115页，编辑于2022年，星期一图 3.10 边沿控制T触发器及逻辑符号 将这种带T控制端的T触发器称为T触发器，其真值表如表3.5所示。第43页，共115页，编辑于2022年，星期一表表 3.5 T触发器真值表触发器真值表 QnT Qn+1001101010110第44页，共115页，编辑于2022年，

25、星期一图 3.11 T触发器波形图 第45页，共115页，编辑于2022年，星期一 T触发器的特征方程为 Qn+1 n n 由图3.10可以看出，T触发器具有一个信号输入端。受时钟脉冲控制，输出现态Qn与输入信号的状态决定了输出次态Qn+1。3 D触发器触发器 在各种触发器中，D触发器是一种应用比较广泛的触发器。D触发器可由图3.5所示的RS触发器获得。图3.12所示，D触发器将加到S端的输入信号经非门取反后再加到R输入端,即R端不再由外部信号控制。第46页，共115页，编辑于2022年，星期一图 3.12 时钟状态控制D触发器及符号第47页，共115页，编辑于2022年，星期一 当时钟端CP

26、=1时，若D=1，使触发器输入端S=1,R=0,根据RS触发器的特性可知，触发器被置1，即Q=D=1；若D=0,使S=0，R=1，触发器被复位，即Q=D=0.当时钟端CP=0时，电路与图3.5时钟状态控制RS触发器相同，输出端保持原状态不变。其波形如图3.13所示。其特征方程为 n+1=D D触发器的真值表如表3.6所示。第48页，共115页，编辑于2022年，星期一表表 3.6 D触发器真值表触发器真值表DQn+10101第49页，共115页，编辑于2022年，星期一图 3.13 D 触发器波形图 第50页，共115页，编辑于2022年，星期一 4 JK触发器触发器 在上述各类触发器的基础上

27、，希望得到应用力更大的通用触发器，且要求这种通用触发器具有保持功能、置位功能和复位功能，并在RS触发器禁用的非法状态下能像T触发器那样翻转。借助图3.10的T触发器，就能得到我们所要寻求的通用JK触发器。将图中与T端相连的S端和R端的连线断开，分别用J、K表示新输入端就能达到目的。边沿控制JK触发器电路及逻辑符号如图3.14所示。设触发器输出初始状态为Q=0,=1，则输入端S=1，R=0。第51页，共115页，编辑于2022年，星期一图 3.14 边沿控制的JK触发器及逻辑符号第52页，共115页，编辑于2022年，星期一 若输入信号J=0，K=0，和输入端S、R状态相与后，使发输入信号均为低

28、电平，根据RS触发器特性，触发器处于保持状态，当时钟沿到来时，触发器输出状态保持不变。若J=1，K=0，和S、R端状态相与后,使触发器1S端为1，1R端为0，触发器满足置1条件,当时钟上升沿到来时，触发器被置1，即Q=1，=0。此时，若J=0，K=1，和S、R端状态相与后，使1S端为0，1R端为1，触发器满足置0条件，当时钟上升沿到来时，触发器又被置0。第53页，共115页，编辑于2022年，星期一 此时，若J=K=1，和S、R端状态相与后，使1S端为1，1R端为0，当时钟沿到来时，触发器输出端Q由0翻转到1。如果J、K状态仍都为1，和S、R端状态相与后，使1S端为0，1R端为1，当时钟沿到来

29、时，Q端又翻转为0。可见，根据J、K端输入状态的不同，触发器可以处于保持状态，也可以被置1或置0。在J=K=1情况下，每当时钟沿到来时，触发器都发生翻转。其上升沿触发的波形图如图3.15所示。边沿控制JK触发器的特征方程为 Qn+1=Jn+Qn (3.5)JK触发器的真值表如表3.7所示 第54页，共115页，编辑于2022年，星期一表表 3.7 边沿控制边沿控制JK触发器真值表触发器真值表 JKQn+100110101 Qn(保持）0 1 n第55页，共115页，编辑于2022年，星期一图3.15 边沿控制JK触发器波形图 第56页，共115页，编辑于2022年，星期一 有些JK触发器还增加

30、了与控制时钟无关的异步置1端异步置0端 及多个JK输入端,如图3.16 所示。图 3.16 有3个JK输入端和异步置位 、复位端的JK触发器第57页，共115页，编辑于2022年，星期一图 3.17 JK主从触发器及逻辑符号图3.17为JK主从触发器的电路示意图。第58页，共115页，编辑于2022年，星期一 这种触发器由两个触发器组成。前面的触发器由JK触发器构成，用来接收输入信息，称为主触发器；后面的触发器由RS触发器构成，用来接收来自于主触发器的输出信息，称为从触发器。也就是说主触发器在时钟高电平(或低电平)接收输入信息，而从触发器则在时钟的下降沿（或上升沿）接收主触发器的信息，因此，这

31、类触发器也称为“主从触发器”。第59页，共115页，编辑于2022年，星期一 可以证明，前面介绍的边沿控制JK触发器的特征方程及真值表同样适用于图3.17所示的主从JK触发器。以上分别介绍了各种不同类型的触发器，如RS触发器、T和T触发器、D触发器、JK触发器。实际触发器几乎都是由集成电路制成的，只要掌握了各类触发器的基本特点、描述方法和主要参数指标，就能正确选择并灵活运用各类触发器。由上述分析可见，不论哪种类型的时钟触发器都具有以下特点：第60页，共115页，编辑于2022年，星期一 （1）能接收、储存并输出信息。（2）触发器当前的输出状态不仅与当前的输入状态有关,还与触发器原来的输出状态有

32、关。（3）能根据需要设置触发器的初始状态。（4）具有时钟触发端，时钟触发方式可分为电平触发和边沿触发两种。边沿触发又分为上升沿触发和下降沿触发 利用触发器的以上特点可构成各种不同类型的时序逻辑电路。第61页，共115页，编辑于2022年，星期一3.2触发器间的相互转换触发器间的相互转换 在313节中，我们从RS触发器出发，得到几种其他功能的触发器，说明不同触发器之间可以通过引入附加电路和接线而转换成其他触发器。了解触发器间的相互转换可以在实际逻辑电路的设计和应用中更充分地利用各类触发器，同时也有助于更深入地理解和掌握各类触发器的特点与区别。1JK触发器转换为触发器转换为D触发器触发器 JK触发

33、器是一种全功能电路，只要稍加改动就能替代D触发器及其他类型触发器。第62页，共115页，编辑于2022年，星期一 比较JK触发器的特征方程Qn+1=Jn+Qn与D触发器、的特征程Qn+1=D可知，如果令JK触发器中的J=D，=D,即K=。JK触发器的特征方程变为 Qn+1=Dn+DQn=D(n+Qn)=D则JK触发器的特征方程就与D触发器的特征方程具有完全相同的形式。可见，如果将JK触发器中的J端连到D，K端连到 ,JK触发器就变成了D触发器。将主从JK触发器转换为主从D触发器的电路如图3.18所示。第63页，共115页，编辑于2022年，星期一图 3.18 主从JK触发器转换为主从D触发器电

34、路图第64页，共115页，编辑于2022年，星期一 2 JK触发器转换为触发器转换为T触发器触发器 由JK触发器特征方程Qn+1=Jn+Qn可知，只要令J=T，K=T，JK触发器的特征方程就变成为Qn+1=T n+Qn，与T触发器的特征方程（3-3）式相比较完全相同。可见，如果将JK触发器中的J、K端都连到T,JK触发器就变成了T触发器。将主从JK触发器转换为主从T触发器的电路，如图3.19所示。若令T=1，主从JK触发器就变成了主从T触发器。第65页，共115页，编辑于2022年，星期一图 3.19 主从JK触发器转换为主从T触发器电路图 第66页，共115页，编辑于2022年，星期一 3

35、D触发器转换为触发器转换为JK触发器触发器 比较D触发器特征方程Qn+1=D与JK触发器的特征方程Qn+1=J n+Qn可知，只要能保证D=Jn+Qn，则D触发器就变成了JK触发器。其电路如图3.20所示，通过增加辅助电路（虚框内电路）就能实现转换。第67页，共115页，编辑于2022年，星期一图 3.20 D触发器转换为JK触发器电路图第68页，共115页，编辑于2022年，星期一3.21 D触发器转换为T触发器电路图 第69页，共115页，编辑于2022年，星期一 4 D触发器转换为触发器转换为T触发器触发器 比较D触发器特征方程Qn+1=D与T触发器特征方程Qn+1=Tn+Qn可知，只要

36、能保证D=Tn+Qn=TQ，则D触发器就变成了T触发器。如图3.21所示，通过增加一个异或门就能实现转换。若令T=1，则D触发器就变成了T触发器。同理，利用上述方法还可以实现其他触发器间的转换。第70页，共115页，编辑于2022年，星期一 33 触发器的应用触发器的应用 331 寄存器寄存器 332 移位寄储器移位寄储器 333 单脉冲去抖电路单脉冲去抖电路 334 分频电路分频电路 335 通用通用CC755集成电路集成电路第71页，共115页，编辑于2022年，星期一33触发器的应用触发器的应用 在数字电路中，各种信息都是用二进制这一基本工作信号来表示的，而触发器是存放这种信号的基本单元

37、。由于触发器结构简单，工作可靠，在基本触发器的基础上能演变出许许多多的其他应用电路，因此被广泛运用。特别是时钟控制的触发器为同时控制多个触发器的工作状态提供了条件，它是时序电路的基础单元电路，常被用来构造信息的传输、缓冲、锁存电路及其他常用电路。第72页，共115页，编辑于2022年，星期一 331寄存器寄存器 每个触发器都能寄存1位二进制信息，因此触发器可用来构成寄存器。图3.22为四位寄存器。图 3.22 触发器构成的寄存器电路图第73页，共115页，编辑于2022年，星期一 若输入控制端W允许输入数据（W=1），当时钟脉冲到来时，4位输入二进制数将被同时存入4个触发器中。其输出端可接至输

38、出控制电路（图中未画出）。若输入控制端W不允许输入数据(W=0)，寄存器则不能接收数据，寄存器输出状态将保持不变。直到W端允许，且有时钟脉冲到来时，才更新寄存数据。第74页，共115页，编辑于2022年，星期一 332移位寄存器移位寄存器 移位寄存器可将寄存器有效的二进制数进行左移或右移。用触发器构成的移位寄存器如图3.23所示，它将各触发器的输入与输出之间串行连接。各触发器的时钟控制端连在一起采用同步控制。设所有触发器的初始状态都处于0状态（Q=0，=1）。第75页，共115页，编辑于2022年，星期一图 3.23 触发器构成的移位寄存器电路图第76页，共115页，编辑于2022年，星期一

39、在控制时钟的连续作用下，被存储的二进制数（0101B）一位接一位地从左向右移动，根据D触发器的特点，当时钟脉冲沿到来时，输出端的状态与输入端状态相同，Qn+1=D。所 以时钟端CP每来一个脉冲都会引起所有触发器状态向右移动一位，若来4个时钟脉冲，移位寄存器就存储了4位二进制信息Q0Q1Q2Q3=0101 B。被存储的信息可由各触发器的输出端读出，称为并行输出；也可逐位向右移出，称为串行输出必须再发4个时钟控制脉冲）。关于各种寄存器将在第6章中详细介绍。第77页，共115页，编辑于2022年，星期一 333单脉冲去抖电路单脉冲去抖电路 实际应用中，有时需要产生一个单脉冲作为开关输入信号，如抢答器

40、中的抢答信号、键盘输入信号、中断请求信号等。若采用机械式的开关电路会产生抖动现象，并由此引起错误信息。图3.24（a）是用基本RS触发器构成的单脉冲去抖电路。设开关的初始位置打在B点，此时，触发器被置0，输出端Q=0，=1；当开关S由B点打到A点后，触发器被置1,输出端Q=1，=0；当开关S由A点再打回到B点后，触发器的输出又变回原来的状态Q=0，=1。在触发器的Q端产生一个正脉冲。虽然在开关S由B到A或由A到B的运动过程中会出 现与A、B两点都不接触的中间状态，第78页，共115页，编辑于2022年，星期一图 3.24 单脉冲去抖电路第79页，共115页，编辑于2022年，星期一 但此时触发

41、器输入端均为高电平状态，根据基本RS触发器的特性可知，触发器的输出状态将继续保持原来状态不变。直到开关S到达A或B点为止。同理，当开关S在A点附近或B点附近发生抖动时，也不会影响触发器的输出状态，即触发器同样会保持原状态不变。由此可见，该电路能在输入开关的作用下产生一个理想的单脉冲信号，消除了抖动现象。其脉冲波形如图3.24（b)所示。图中，tA1为S第一次打到A的时刻，tB1为S第一次打到B的时刻，tA2为S第二次打到A的时刻，tB2为S第二次打到B的时刻。第80页，共115页，编辑于2022年，星期一 334分频电路分频电路 用D触发器可以组成分频电路，其电路及波形如图3.25（a）所示。

42、图中CP是由信号源或振荡电路发出的脉冲信号，将 接到D端。设D触发器的初始状态为Q=0，=1,即D=1。当时钟CP上升沿到来时，D触发器将发生翻转，使Q=1，=O；当下一个时钟上升沿到来时，D触发器又发生翻转，即每一个时钟周期，触发器都翻转一次。经过两个时钟周期，输出信号才变化一个周期。所以经过由D触发器组成的分频电路后，输出脉冲频率将减至1/2，称为二分频。若在其输出端再串接一个同样的分频电路就能实现四分频，同理若接n分频电路就能构成1/2n倍的分频器。如果按图3.2（b）进行接线，可构成倍频电路，其原理读者可自行分析。第81页，共115页，编辑于2022年，星期一图 3.25 D触发器组成

43、分频和倍频电路第82页，共115页，编辑于2022年，星期一 335通用通用CC7555集成电路集成电路 CC7555集成电路简称555集成电路，它是由基本RS触发器、比较器、分压电路和MOS开关管及门电路构成的通用集成电路,如图3.26所示。由于它具有应用灵活，性能优越且价格低廉等优点，在电子产品的制作中被人们广泛使用。在实际应用中只要适当改变其外接电路，增加少量的外接器件就能得到多种多样的应用电路。有关555集成电路的应用实例有几百种。第83页，共115页，编辑于2022年，星期一图 3.26 CC7555集成电路结构图第84页，共115页，编辑于2022年，星期一 1CC7555定时器的

44、基本结构定时器的基本结构 （1）基准电压。3 个5 K电阻组成的分压器，提供两个基准电压：VR1=(2/3)VDD，VR2=(1/3)VDD。CO端为外加电压控制端。通过该端的外加电压VCO可改变VR1和VR2点的基准电压。通常该端通过0.01 F的电容接地，以减少高频干扰。（2）比较器。555有两个完全相同的高精度电压比较器A和B。当V+V-时，比较器输出高电(uO=VDD)，当V+V-时，比较器输出低电平(uO=0)。比较器的输入端基本上不向外电路索取电流，其输入电阻可视为无穷大。第85页，共115页，编辑于2022年，星期一 (3)基本RS触发器。由两个或门组成基本RS触发器，两个比较器

45、的输出信号uO1和uO2决定触发器的输出 端状态。（4）预置端。非门1用以实现RS触发器的预置当 =0时,将RS触发器预置为Q=0，=1状态当 =1时，RS触发器维持原状态不变。（5）开关放电管。开关放电管由N沟道增强型MOS管构成。当G端(栅极）为低电平时，MOS管截止，D与S之间不通当G端为高电平时，MOS管饱和导通，D与S之间接通。（6）输出缓冲器。输出缓冲器由非门2、非门3组成，用于增大对负载的驱动能力和隔离负载对555集成电路的影响。第86页，共115页，编辑于2022年，星期一 2 CC7555集成电路的应用集成电路的应用 只要改变CC7555集成电路的外部附加电路，就可以构成几百

46、种应用电路。这里仅介绍施密特触发器、单稳态触发器和振荡器这 3 种典型应用电路。1）CC7555集成电路构成施密特触发器 如图3.27(a)所示，将TH(6)和 (2)端连接在一起，作为输入端；(4)端与VDD(8)端连接到电源E；CO(5)端通过0.01 f电容接地，就可以构成施密特触发器。第87页，共115页，编辑于2022年，星期一图 3.27 CC7555集成电路构成施密特触发器电路及波形图第88页，共115页，编辑于2022年，星期一 根据图3.26可知，当输入信号uI上升至大于(2/3)E时，TH端电压大于(2/3)E，端电压大于(1/3)E，则比较器A的输uO1=1，比较器B的输

47、出uO2=0；使RS触发器输出状态为Q=0，=1，经门电路作用后，输出端uO=0。若uI继续上升，输出状态保持不变。在输入信号下降过程中，当uI下降到小于(1/3)E时，比较器A的输出uO1=0，比较器B的输出uO2=1，使Q=1，=0，经门电路作用后，输出端uO=1。若uI继续下降，输出状态仍保持不变。当输入信号uI再次上升至大于(2/3)E时，将重复上述过程。我们把UT+=(2/3)E称作“上限阈值电压”，UT-=1/3E制作“下限阈值电压”，UT+UT-称为回差电压，其波形如图3.27（b）所示。第89页，共115页，编辑于2022年，星期一 施密特电路可将正矩形波(三角波、正弦波)变换

48、为矩形波，如图 3.28(a)所示；也可将被干扰的不规则的矩形波整形为规则矩形波，如图3.28(b)所示；还可对输入的随机脉冲的幅度进行鉴别，如图 3.28(c)所示。2）CC7555集成电路构成振荡器如图3.29所示，电阻R1、R2及电容C构成了一个充放电电路。在接通电源后，电源E通过R1和R2对电容C充电，充电时间常数=(R1+R2)C。第90页，共115页，编辑于2022年，星期一图 3.28 施密特触发器的用途第91页，共115页，编辑于2022年，星期一 当UC小于(1/3)E时，比较器A的输出uO1=0，比较器B的输出 uO2=1，则RS触发器输出状态 Q=1，=0 这使非门2的为

49、0，振荡器输出uO=1。此时，由于非门2输出为0，MOS开关放电管的栅极G为0 ，该管截止。当UC增加到(2/3)E时，比较器A的输出uO1=1，比较器B的输出uO2=0，则RS触发器输出状态Q=0，=1这使非门2的输出为1，振荡器输出uO=0。此时，由于非门2输出为1，MOS开关放电管的栅极G为1，该管导通，使D端（7）接地电容C通过R2对地放电，使UC下降。第92页，共115页，编辑于2022年，星期一图 3.29 CC7555集成电路构成多谐振荡器电路及波形图第93页，共115页，编辑于2022年，星期一 当UC小于(1/3)E时，比较器A的输出uO1=0，比较器B的输出 uO2=1，则

50、RS触发器输出状态 Q=1，=0这使非门2的输出为0，振荡器输出uO=1。此时，由于非门2输出为0，MOS开关放电管的栅极G为0 ，该管截止。当UC增加到(2/3)E时，比较器A的输出uO1=1，比较器B的输出uO2=0，则RS触发器输出状态Q=0，=1这使非门2的输出为1，振荡器输出uO=0。此时，由于非门2输出为1，MOS开关放电管的栅极G为1，该管导通，使D端（7）接地电容C通过R2对地放电，使UC下降。第94页，共115页，编辑于2022年，星期一 当UC下降，使UC(1/3)E成立时，比较器A的输出 uO1=0,比较器B的输出uO2=1；则RS触发器输出状态Q=1，=0。这使非门2的