第六章存储器PPT讲稿.ppt

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1、第六章存第六章存储储器器第1页，共69页，编辑于2022年，星期三6.1 6.1 半导体存储器的性能特点和分类半导体存储器的性能特点和分类6.1.1.半导体存储器的分类6.1.2 半导体存储器的主要性能指标6.1.3 半导体存储芯片的组成第2页，共69页，编辑于2022年，星期三6.1.1.6.1.1.半导体存储器的分类半导体存储器的分类按制造工艺分类按存取方式分类第3页，共69页，编辑于2022年，星期三1按制造工艺分类按制造工艺分类（1）双极（Bipolar）型v由TTL（Transistor-Transistor Logic）晶体管逻辑电路构成。v存储器工作速度快，与CPU处在同一量级v

2、集成度低、功耗大、价格偏高（2）金属氧化物半导体型（MOS型）v用来制作多种半导体存储器件，如静态RAM、动态RAM、EPROM、E2PROM、Flash Memory等。v集成度高、功耗低、价格便宜v速度较双极型器件慢第4页，共69页，编辑于2022年，星期三2按存取方式分类半导体存储器半导体存储器随机存取存储器随机存取存储器 （RAMRAM）只读存储器只读存储器（ROMROM）静态静态RAMRAM（SRAMSRAM）动态动态RAMRAM（DRAMDRAM）掩膜式掩膜式ROMROM可编程可编程ROMROM（PROMPROM）可擦除可擦除PROMPROM（EPROMEPROM）电可擦除电可擦除

3、PROMPROM（E E2 2PROMPROM）第5页，共69页，编辑于2022年，星期三说明说明（1）随机存取存储器RAMv信息可以随时写入或读出v关闭电源后所存信息将全部丢失v静态RAM采用双稳电路存储信息，而动态RAM是以电容上的电荷存储信息。v静态RAM速度更快，而动态RAM的集成度更高、功耗和价格更低，动态RAM必须定时刷新。（2）只读存储器ROMvROM是一种在工作过程中只能读不能写的非易失性存储器v掉电后所存信息不会丢失第6页，共69页，编辑于2022年，星期三6.1.2 6.1.2 半导体存储器的主要性能指标半导体存储器的主要性能指标存储容量存取速度功耗可靠性性能/价格比第7页

4、，共69页，编辑于2022年，星期三主要性能指标主要性能指标v存储容量：存储器所能记忆信息的多少即存储器所包含记忆单元的总位数称为存储容量。v存取速度 从CPU给出有效的存储地址到存储器给出有效数据所需的时间v功耗 功耗反映了存储器耗电的多少，同时也相应地反映了发热程度（温度会限制集成度的提高）。v可靠性 以平均无故障时间（MTBF）来衡量。平均无故障时间可以理解为两次故障之间的平均时间间隔。v性能/价格比 衡量存储器的经济性能，它是存储容量、存取速度、可靠性、价格等的一个综合指标 第8页，共69页，编辑于2022年，星期三6.1.3 6.1.3 半导体存储芯片的组成半导体存储芯片的组成存储体

5、地址译码器控制逻辑电路数据缓冲器第9页，共69页，编辑于2022年，星期三半导体存储芯片的组成1 1存储体存储体v存储芯片的主体，它由若干个存储单元组成。存储芯片的主体，它由若干个存储单元组成。v一个存储单元为一个字节，一个存储单元为一个字节，存放存放8 8位二进制信息位二进制信息 。v每个存储单元有一个地址（称为存储单元地址）每个存储单元有一个地址（称为存储单元地址）v存储体总是按照二维矩阵的形式来排列存储元电路。存储体总是按照二维矩阵的形式来排列存储元电路。v体体内内基基本本存存储储元元的的排排列列结结构构通通常常有有两两种种。一一种种是是“多多字字一一位位”结结构构（简简称称位位结结构构

6、），其其容容量量表表示示成成N N字字11位位。例例如如，1K11K1位位，4K14K1位位。另另一一种种排排列列是是“多多字字多多位位”结结构构（简简称称字字结结构构），其其容容量量表表示示为：为：N N字字44位位/字或字或N N字字88位位/字。如静态字。如静态RAMRAM的的61166116为为2K82K8，62646264为为8K88K8等。等。2 2地址译码器地址译码器 v接收来自接收来自CPUCPU的的N N位地址，经译码后产生位地址，经译码后产生2n2n个地址选择信号个地址选择信号3 3控制逻辑电路控制逻辑电路v接收片选信号及来自接收片选信号及来自CPUCPU的读的读/写控制信

7、号，形成芯片内部控制信号写控制信号，形成芯片内部控制信号4 4数据缓冲器数据缓冲器v用于暂时存放来自用于暂时存放来自CPUCPU的写入数据或从存储体内读出的数据。的写入数据或从存储体内读出的数据。第10页，共69页，编辑于2022年，星期三 R/W CSm10 2n110 n位位地址地址 地地 址址译译 码码器器存存 储储矩矩 阵阵 控控 制制逻逻 辑辑数数 据据缓缓 冲冲器器m位数据位数据 存储芯片组成示意图第11页，共69页，编辑于2022年，星期三6.2 6.2 随机存取存储器随机存取存储器6.2.1 静态RAM6.2.2 动态RAM6.2.3 PC机内存条第12页，共69页，编辑于20

8、22年，星期三6.2.1 6.2.1 静态静态RAMRAMSRAM的基本存储电路SRAM的读写过程典型SRAM芯片第13页，共69页，编辑于2022年，星期三T3、T4是负载管，是负载管，T1、T2为工作管，为工作管，T5、T6、T7、T8是控制管是控制管。该该电电路路有有两两种种稳稳定定状状态态：T T1 1截截止止，T T2 2导导通通为为状状态态“1 1”；T T2 2截截止止，T T1 1导导通通为为状状态态“0 0”。X地址选择地址选择 Y地址选择地址选择 T8B T7A T6 T5 T2 T1 T4 T3VCC所有存储元所有存储元共用此电路共用此电路图图 6-3 6-3 静态静态R

9、AMRAM的基本存储电路的基本存储电路I/OI/O 1 1SRAMSRAM的基本存储电路的基本存储电路第14页，共69页，编辑于2022年，星期三A6OEA7A11CEY63Y1Y0X0X1X63A0A1A5DBi（0，1）（0，0）地地址址输输入入缓缓冲冲器器X地地址址译译码码器器控制电路控制电路Y地址译码器地址译码器地址输入缓冲器地址输入缓冲器双向双向三态三态缓冲缓冲器器I/O电路电路（0，63）（1，63）（63，63）（63，1）（63，0）（1，1）（1，0）WE2SRAM的读写过程第15页，共69页，编辑于2022年，星期三3 3典型典型SRAMSRAM芯片芯片v常用的常用的SRA

10、MSRAM芯片有芯片有21142114（1K41K4）、）、21422142（1K41K4）、）、61166116（2K82K8）、）、62326232（4K84K8）、）、62646264（8K88K8）、和）、和6225662256（32K832K8）等。）等。符号符号名称名称功能说明功能说明A A0 0AA9 9地址线地址线接相应地址总线，用来对某存储单元寻址接相应地址总线，用来对某存储单元寻址I/OI/O1 1I/OI/O4 4双向数据线双向数据线用于数据的写入和读出用于数据的写入和读出片选线片选线低电平时，选中该芯片低电平时，选中该芯片写允许线写允许线 V VCCCC电源线电源线 5

11、V5V=0时写入数据；时写入数据；=0，表表6-1 Intel 2114芯片引脚功能说明芯片引脚功能说明第16页，共69页，编辑于2022年，星期三 WE CS&11输入输入数数 据据控制控制630列列I/O电路电路列选列选A0SA3S I/O4 I/O3 I/O2 I/O1A4A9630GNDVCC行行选选存储单元存储单元64行行64列列 2114 SRAM 2114 SRAM结构框图及引脚结构框图及引脚GND 1 182114 9 10A6A5A4A3A0A1A2CSVCCA7A8A9I/O1I/O2I/O3I/O4WE第17页，共69页，编辑于2022年，星期三6.2.2 6.2.2 动

12、态动态RAMRAMDRAM的基本存储电路DRAM的特点典型DRAM芯片第18页，共69页，编辑于2022年，星期三读出再生读出再生 放大器放大器T2列选择线列选择线YC T1行选择线行选择线X数据数据I/O线线T T2 2为一列基本存储单元电为一列基本存储单元电路上共有的控制管。路上共有的控制管。电容电容C C有电荷表示有电荷表示“1 1”，无电荷，无电荷表示表示“0 0”。若地址经译码后选中。若地址经译码后选中行选线行选线X X及列选线及列选线Y Y，则则T T1 1、T T2 2同同时导通，可对该单元进行读时导通，可对该单元进行读/写操作。写操作。1DRAM的基本存储电路第19页，共69页

13、，编辑于2022年，星期三2DRAM的特点（1 1）DRAMDRAM芯片的结构特点芯片的结构特点vDRAMDRAM与与SRAMSRAM一样，都是由许多基本存储元电路按行、列排列组成二维存储矩阵一样，都是由许多基本存储元电路按行、列排列组成二维存储矩阵 vDRAMDRAM芯片都设计成位结构形式，即每个存储单元只有一位数据位，一个芯片上含有芯片都设计成位结构形式，即每个存储单元只有一位数据位，一个芯片上含有若干字。如若干字。如4K14K1位，位，8K18K1位，位，16K116K1位，位，64K164K1位或位或256K1256K1位等位等v DRAM DRAM芯片集成度高，存储容量大，因而要求地

14、址线引脚数量多芯片集成度高，存储容量大，因而要求地址线引脚数量多 DRAM DRAM芯片常将地址芯片常将地址输入信号分成两组，采用两路复用锁存方式，即分两次把地址送入芯片内部锁存起输入信号分成两组，采用两路复用锁存方式，即分两次把地址送入芯片内部锁存起来，以减少引脚数量。来，以减少引脚数量。（2 2）DRAMDRAM的刷新的刷新v刷新就是不断地每隔一定时间（一般每隔刷新就是不断地每隔一定时间（一般每隔2ms2ms）对）对DRAMDRAM的所有单元进行读出，的所有单元进行读出，经读出放大器放大后再重新写入原电路中，以维持电容上的电荷，进而使所存经读出放大器放大后再重新写入原电路中，以维持电容上的

15、电荷，进而使所存信息保持不变信息保持不变v对对DRAMDRAM的刷新是按行进行的，每刷新一次的时间称为刷新周期。从上一次对整个存的刷新是按行进行的，每刷新一次的时间称为刷新周期。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍所用的时间间隔称为最大的刷新储器刷新结束到下一次对整个存储器全部刷新一遍所用的时间间隔称为最大的刷新时间间隔，一般为时间间隔，一般为2ms2ms。第20页，共69页，编辑于2022年，星期三符号符号名称名称符号符号名称名称A0A 6地址输入地址输入写（或读）允写（或读）允许许列地址选通列地址选通V BB电源（电源（-5-5V V）行地址选通行地址选通V CC电

16、源（电源（5 5V V）D in数据输入数据输入V DD电源（电源（+12+12V V）D out数据输出数据输出V SS地地WECASRAS表表6-2 Intel 21166-2 Intel 2116的引脚名的引脚名3典型DRAM芯片vDRAMDRAM芯片常用的有芯片常用的有Intel 2116 Intel 2116（16K116K1位）、位）、21182118、21642164等。等。v（1）芯片的引脚）芯片的引脚 第21页，共69页，编辑于2022年，星期三Dout1/128A1A8A7A6A6A1A0A0A1A2A3A4A5行地址行地址锁存及锁存及译码器译码器列地址列地址锁存及锁存及译

17、码器译码器RAS128128存储矩阵存储矩阵（16K1）128个列个列放大器放大器I/O电路电路Din1/128定时控制定时控制发生器发生器写信写信号锁号锁存器存器WECAS（2）Intel 2116内部结构第22页，共69页，编辑于2022年，星期三6.2.3 PC6.2.3 PC机内存条机内存条FPM DRAMEDO DRAMSDRAMDDRDRDRAM第23页，共69页，编辑于2022年，星期三PC机内存条1 1FPM DRAMFPM DRAM（Fast Page Mode DRAMFast Page Mode DRAM，快速页面模式内存），快速页面模式内存）v把把连连续续的的内内存存块

18、块以以页页的的形形式式来来处处理理。即即CPUCPU所所要要读读取取的的数数据据是是在在相相同同的的页页面面内内时时，CPUCPU只只要要送送出一个行地址信号。出一个行地址信号。2 2EDO DRAMEDO DRAM（Extended Data Out DRAM,Extended Data Out DRAM,扩展数据输出内存）扩展数据输出内存）v和和FPMFPM的的基基本本制制造造技技术术相相同同，在在缓缓冲冲电电路路上上有有所所差差别别，在在本本周周期期的的数数据据传传送送尚尚未未完完成成时时，可可进进行行下下一周期的传送。一周期的传送。3 3SDRAMSDRAM（Synchronous B

19、urst DRAM,Synchronous Burst DRAM,同步突发内存）同步突发内存）v采采用用了了多多体体存存储储器器结结构构和和突突发发模模式式，为为双双存存储储体体结结构构，也也就就是是有有两两个个存存储储阵阵列列，一一个个被被CPUCPU读读取取数数据时，另一个已经做好被读取的准备，两者相互自动切换。据时，另一个已经做好被读取的准备，两者相互自动切换。4 4DDRDDR（Double Data Rate,Double Data Rate,双倍数据速率）双倍数据速率）SDRAMSDRAMv传传统统的的SDRAMSDRAM内内存存只只在在时时钟钟周周期期的的上上升升沿沿传传输输指指

20、令令、地地址址和和数数据据，而而DDR DDR SDRAMSDRAM内内存存的的数数据据线线有有特特殊殊的的电电路路，可以让它在时钟的上下沿都传输数据。可以让它在时钟的上下沿都传输数据。5 5DRDRAMDRDRAMvDRDRAMDRDRAM的的接接口口工工作作频频率率为为400MHz400MHz，由由于于它它能能在在时时钟钟信信号号的的上上升升沿沿和和下下降降沿沿各各传传输输一一次次数数据据，因此数据传输的频率实际上为因此数据传输的频率实际上为800MHz800MHz，其峰值传输速率可以达到，其峰值传输速率可以达到1.6GB/s1.6GB/s。第24页，共69页，编辑于2022年，星期三6.

21、3 6.3 只读存储器只读存储器6.3.1 EPROM6.3.2 E2PROM6.3.3 快速擦写存储器第25页，共69页，编辑于2022年，星期三6.3.1 EPROM6.3.1 EPROM基本存储电路和工作原理编程和擦除过程典型的EPROM芯片介绍第26页，共69页，编辑于2022年，星期三字选线字选线场浮场浮效置效置应栅应栅管管Vcc位位线线（a）EPROM的基本存储电路的基本存储电路 SN基底基底PPDSiO2SiO2源级源级漏级漏级多晶硅多晶硅浮置栅浮置栅 （b）FAMOS场效应管结构场效应管结构图图6-8 EPROM6-8 EPROM的基本存储电路和的基本存储电路和FAMOSFAM

22、OS结构结构1 1基本存储电路和工作原理基本存储电路和工作原理第27页，共69页，编辑于2022年，星期三2编程和擦除过程vEPROMEPROM是一种可由用户进行编程并可用紫外光擦除的只读存储器。是一种可由用户进行编程并可用紫外光擦除的只读存储器。vEPROMEPROM的的编编程程过过程程实实际际上上就就是是对对某某些些单单元元写写入入“0”“0”的的过过程程。采采用用的的办办法法是是：在在管管子子的的漏漏极极加加一一个个高高电电压压，使使漏漏区区附附近近的的PNPN结结雪雪崩崩击击穿穿，在在短短时时间间内内形形成成一一个个大大电电流流，一一部部分热电子获得能量后将穿过绝缘层，注入浮置栅。分热

23、电子获得能量后将穿过绝缘层，注入浮置栅。v擦除的原理与编程相反，通过向浮置栅上的电子注入能量，使得它们逃逸。擦除的原理与编程相反，通过向浮置栅上的电子注入能量，使得它们逃逸。第28页，共69页，编辑于2022年，星期三3典型的EPROM芯片介绍v目目前前典典型型的的EPROMEPROM芯芯片片有有Intel Intel 27162716（2K82K8）、27322732（4K84K8）、27642764（8K88K8）、2712827128（16K816K8）、）、2725627256（32K832K8）、）、2751227512（64K864K8）等。）等。v前前两两种种采采用用2424引引

24、脚脚封封装装，后后几几种种采采用用2828引引脚脚封封装装。它它们们皆皆为为双双列列直直插插式式芯片。芯片。第29页，共69页，编辑于2022年，星期三（1）芯片特性vIntel 2716芯片的16K位基本存储电路排列成128128的阵列，它们被分成8个16128的矩阵，每个16128的矩阵代表2K字节中的某一位。v芯片内部采用双译码方式，11条地址线中7条用于X译码，产生128条行选择线；4条用于Y译码，产生16条列选择线。v当某个单元被选中的，同时产生8位输出数据。符号名称功能说明A0A10地址线接相应地址总线，用来实现对某存储单元寻址D0D7数据线接数据总线，用于工作时数据读出（PD/P

25、GM）片选（功率下降/编程）线工作时作为片选信号，编程写入时接编程脉冲输入允许线控制数据读出VCC电源线5VVPP电源线编程时接25V，读操作时接5V第30页，共69页，编辑于2022年，星期三（2 2）工作方式）工作方式表表6-4 Intel 27166-4 Intel 2716芯片工作方式的选择芯片工作方式的选择高阻高阻5V25V高高低低编程禁止编程禁止数据输出数据输出5V25V低低低低编程核实编程核实数据输入数据输入5V25V高高由低到高脉冲由低到高脉冲编程编程高阻高阻5V5V无关无关高高功率下降功率下降高阻高阻5V5V高高无关无关输出禁止输出禁止数据输出数据输出5V5V低低低低读读D0

26、D7VCCVPP （PD/PGM）信号线信号线工作方式工作方式OE第31页，共69页，编辑于2022年，星期三6.3.2 E2PROM6.3.2 E2PROM芯片特性工作方式E2PROM的典型芯片有2K8的Intel 2816/2817、2816A/2817A和8K8的2864A。2816A/2817A第32页，共69页，编辑于2022年，星期三1 1芯片特性（芯片特性（8K88K8的的2864A 2864A）1 28 2 27 3 26 4 25 5 Intel 24 6 2864A 23 7 22 8 21 9 20 10 19 11 18 12 17 13 16 14 15A0A6A7A

27、12A5A4A3A2A1I/O0I/O1I/O2GNDR/BI/O3I/O4I/O5I/O6I/O7OEA10OEA11A9A8VSSWEVcc图图6-9 2864A E6-9 2864A E2 2PROMPROM的引脚的引脚R/符号名称功能说明A12A0地址线输入I/O7I/O0数据输入/输出线双向，读出时为输出，写入/擦除时为输入片选和电源控制线输入，控制数据输入输出写入允许控制线线的电平状态和时序状态控制2864A的操作数据输出允许线控制数据读出5V电源准备就绪/忙状态线用来向CPU提供状态信号第33页，共69页，编辑于2022年，星期三2 2工作方式工作方式字节写入前自动擦除字节写入前

28、自动擦除字节擦除字节擦除输入输入低低0 01 10 0写入写入高阻高阻高阻高阻1 1维持维持输出输出高阻高阻1 10 00 0读出读出 引脚信号引脚信号工作方式工作方式 表表6-6 Intel 2864A E6-6 Intel 2864A E2 2PROMPROM的工作方式的工作方式R/R/数据线功能数据线功能第34页，共69页，编辑于2022年，星期三6.3.3 6.3.3 快速擦写存储器快速擦写存储器闪存的特点闪存的应用v快速擦写存储器（快速擦写存储器（Flash MemoryFlash Memory）也称为闪速存储器）也称为闪速存储器v从原理上看，从原理上看，FLASH MemoryFL

29、ASH Memory属于属于ROMROM型存储器，但是它可以随时改写信息；从功能上型存储器，但是它可以随时改写信息；从功能上看，它又相当于看，它又相当于RAMRAM。第35页，共69页，编辑于2022年，星期三1闪存的特点v（1 1）按区块（）按区块（SectorSector）或页面（）或页面（PagePage）组织）组织 可进行整个芯片的擦除和编程操作外，还可以进行字节、区块或页面的擦除和编程操作可进行整个芯片的擦除和编程操作外，还可以进行字节、区块或页面的擦除和编程操作 v（2 2）可进行快速页面写入）可进行快速页面写入 CPU CPU可以将页数据按芯片存取速度（一般为几十到可以将页数据按

30、芯片存取速度（一般为几十到200ns200ns）写入页缓存，再在内部逻辑的控制下，将整页数据写入相应页）写入页缓存，再在内部逻辑的控制下，将整页数据写入相应页面，大大加快了编程速度。面，大大加快了编程速度。v（3 3）内部编程控制逻辑）内部编程控制逻辑 当编程写入时，由内部逻辑控制操作，当编程写入时，由内部逻辑控制操作，CPUCPU可做其他工作。可做其他工作。CPUCPU可以通过读出验证或状态查询获知编可以通过读出验证或状态查询获知编程是否结束，从而提高了程是否结束，从而提高了CPUCPU的效率。的效率。v（4 4）在线系统编程能力）在线系统编程能力 擦除和写入都无需把芯片取下擦除和写入都无需

31、把芯片取下 v（5 5）软件和硬件保护能力）软件和硬件保护能力 可以防止有用数据被破坏可以防止有用数据被破坏 第36页，共69页，编辑于2022年，星期三2闪存的应用v目前闪存主要用来构成存储卡，以代替软磁盘。目前闪存主要用来构成存储卡，以代替软磁盘。v已大量用于便携式计算机、数码相机、已大量用于便携式计算机、数码相机、MP3MP3播放器播放器等设备中。等设备中。第37页，共69页，编辑于2022年，星期三6.4 6.4 半导体存储器接口技术半导体存储器接口技术6.4.1 存储器与CPU接口的一般问题6.4.2 存储器与地址总线的连接6.4.3 存储器与控制总线、数据总线的连接6.4.4 存储

32、器接口举例第38页，共69页，编辑于2022年，星期三6.4.1 6.4.1 存储器与存储器与CPUCPU接口的一般问题接口的一般问题CPU总线的负载能力存储器与CPU之间的时序配合存储芯片的选用和地址分配第39页，共69页，编辑于2022年，星期三1CPU总线的负载能力v通常通常CPUCPU总线的负载能力是一个总线的负载能力是一个TTLTTL器件或器件或2020个个MOSMOS器件。器件。v一一般般小小型型系系统统中中，CPUCPU可可直直接接与与存存储储器器芯芯片片相相连连。而而在在较较大大系系统统中中，当当总总线线负载数超过限定时应当加接驱动器。负载数超过限定时应当加接驱动器。v地地址址

33、线线、控控制制线线时时是是单单向向的的，故故采采用用单单向向驱驱动动器器，如如74LS24474LS244，Intel8282Intel8282等等，而而数数据据线线是是双双向向传传动动的的，故故采采用用双双向向驱驱动动器器，如如74LS24574LS245、Intel8286/8287Intel8286/8287等。等。第40页，共69页，编辑于2022年，星期三2存储器与CPU之间的时序配合v选用存储芯片时，必须考虑它的存取速度和选用存储芯片时，必须考虑它的存取速度和CPUCPU速度的匹配问题，即时序配合。速度的匹配问题，即时序配合。v为了使为了使CPUCPU能与不同速度的存储器相连接，一

34、种常用的方法是使用能与不同速度的存储器相连接，一种常用的方法是使用“等待申请等待申请”信信号。该方法是在号。该方法是在CPUCPU设计时设置一条设计时设置一条“等待申请等待申请”输入线。输入线。v若与若与CPUCPU连接的存储器速度较慢，使连接的存储器速度较慢，使CPUCPU在规定的的读在规定的的读/写周期内不能完成读写周期内不能完成读/写操作，写操作，则在则在CPUCPU执行访问存储器指令时，由等待信号发生器向执行访问存储器指令时，由等待信号发生器向CPUCPU发出发出“等待申请等待申请”信号，使信号，使CPUCPU在正常的读在正常的读/写周期之外再插入一个或几个等待周期写周期之外再插入一个

35、或几个等待周期TwTw，以便通过改变指令的时钟，以便通过改变指令的时钟周期数使系统速度变慢，从而达到与慢速存储器匹配的目的。周期数使系统速度变慢，从而达到与慢速存储器匹配的目的。第41页，共69页，编辑于2022年，星期三3存储芯片的选用和地址分配存储芯片类型和芯片型号的选择因素存储芯片类型和芯片型号的选择因素v存放对象存放对象v存储容量存储容量v存取速度存取速度v结构结构v价格。价格。第42页，共69页，编辑于2022年，星期三6.4.2 6.4.2 存储器与地址总线的连接存储器与地址总线的连接v存存储储器器与与地地址址总总线线的的连连接接，本本质质上上就就是是在在地地址址分分配配的的基基础

36、础上上实实现现地地址址译译码码，保保证证CPUCPU能能对对存存储储器器中所有单元正确寻址。中所有单元正确寻址。v它它包包括括两两方方面面内内容容：一一是是高高位位地地址址线线译译码码，用用以以选选择择存存储储芯芯片片；二二是是低低位位地地址址线线连接，用以通过片内地址译码器选择存储单元。连接，用以通过片内地址译码器选择存储单元。全译码法部分译码法线选法第43页，共69页，编辑于2022年，星期三 1全译码法v全全译译码码法法是是指指将将地地址址总总线线中中除除片片内内地地址址以以外外的的全全部部高高位位地地址址接接到到译译码码器器的的输入端参与译码。输入端参与译码。v采采用用全全译译码码法法

37、，每每个个存存储储单单元元的的地地址址都都是是唯唯一一的的，不不存存在在地地址址重重叠叠，但但译译码码电电路路较复杂，连线也较多。较复杂，连线也较多。v全全译译码码法法可可以以提提供供对对全全部部存存储储空空间间的的寻寻址址能能力力。当当存存储储器器容容量量小小于于可可寻寻址址的的存存储储空空间间时时，可可从从译译码码器器输输出出线线中中选选出出连连续续的的几几根根作作为为片片选选控控制制，多多余余的的令令其空闲，以便需要时扩充。其空闲，以便需要时扩充。第44页，共69页，编辑于2022年，星期三例例6-16-1v设设CPUCPU寻址空间为寻址空间为64KB64KB（地址总线为（地址总线为16

38、16位），存储器由位），存储器由8 8片容量为片容量为8KB8KB的芯片构成。的芯片构成。A13A153-8译码器Y0Y1Y7A0A128KB（1）CS8KB（2）CS8KB（8）CS图6-10全译码法结构图第45页，共69页，编辑于2022年，星期三2部分译码法v部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。选信号。v该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。够用的情况。v采用部分译码法时，由于未参加译码的

39、高位地址与存储器地址无关，因此存采用部分译码法时，由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题。在地址重叠问题。v当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。第46页，共69页，编辑于2022年，星期三Y1Y0Y2Y3A14A132-4译码器译码器8KB（1）CS8KB（4）CS8KB（2）CS8KB（3）CSA15（不参加译码）（不参加译码）A0A12图图6-11 部分译码法结构部分译码法结构例6-2vCPUCPU地址总线为地址总线为1616位，存储器由位，存储器由4 4片容量为片容量为8K

40、B8KB的芯片构成时，采用部分译码法寻址的芯片构成时，采用部分译码法寻址32KB32KB。第47页，共69页，编辑于2022年，星期三3线选法v线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。v每根高位地址线接一块芯片，用低位地址线实现片内寻址。每根高位地址线接一块芯片，用低位地址线实现片内寻址。v线线选选法法的的优优点点是是结结构构简简单单，缺缺点点是是地地址址空空间间浪浪费费大大，整整个个存存储储器器地地址址空空间间不不连连续续，而而且且由由于于部部分分地地址址线线未未参参加加译译码码，还还会会出出现现地地址重叠。址重

41、叠。第48页，共69页，编辑于2022年，星期三A0A10（1）2KBCS（4）2KBCS（2）2KBCS（3）2KBCS1111A11A12A13A14图图6-12 线选法结构图线选法结构图例6-3v假定某微机系统的存储容量为假定某微机系统的存储容量为8KB8KB，CPUCPU寻址空间为寻址空间为64KB64KB（即地址总线为（即地址总线为1616位），所用芯片容量为位），所用芯片容量为2KB2KB（即片内地址为（即片内地址为1111位）。位）。第49页，共69页，编辑于2022年，星期三6.4.3 6.4.3 存储器与控制总线、数据总线的连接存储器与控制总线、数据总线的连接存储器与控制总线

42、的连接存储器与数据总线的连接第50页，共69页，编辑于2022年，星期三1存储器与控制总线的连接v与与控控制制总总线线有有关关的的外外部部接接口口信信号号线线有有：读读写写控控制制线线，用用于于决决定定操操作作类类型型；行行选选通通、列列选选通通信信号号线线（仅仅对对DRAMDRAM芯芯片片），用用于于控控制制DRAMDRAM的的行行、列列地地址址线线输入和动态刷新。输入和动态刷新。v对对于于工工作作速速度度与与CPUCPU大大体体相相当当的的SRAMSRAM和和各各种种ROMROM存存储储芯芯片片，只只需需将将存存储储芯芯片片的的读读/写控制端直接连到写控制端直接连到CPUCPU总线或系统总

43、线的相应功能端即可。总线或系统总线的相应功能端即可。v 如如果果存存储储芯芯片片的的工工作作速速度度比比较较慢慢，以以至至于于不不能能在在CPUCPU的的读读写写周周期期内内完完成成读读数数、写写数数操操作作，那那么么CPUCPU就就需需要要在在正正常常的的读读写写周周期期之之外外再再插插入入一一个个或或几几个个等待周期，以实现读写时序的匹配与操作的同步。等待周期，以实现读写时序的匹配与操作的同步。v至至于于DRAMDRAM芯芯片片（IRAMIRAM除除外外）的的读读写写控控制制线线和和行行、列列选选通通信信号号线线，它它们们和和地地址址线线一一起，均需由起，均需由CPUCPU总线或系统总线通

44、过一个接口逻辑来提供。总线或系统总线通过一个接口逻辑来提供。第51页，共69页，编辑于2022年，星期三2存储器与数据总线的连接v在微机中，无论字长是多少，一般每个存储模块（在微机中，无论字长是多少，一般每个存储模块（8 8位机为单存储模块，位机为单存储模块，1616位机为双模块，位机为双模块，3232位机为位机为4 4模块）都是以一个字节为基本单位来划分存模块）都是以一个字节为基本单位来划分存储单元的，即每储单元的，即每8 8位为一个存储单元，对应一个存储地址。位为一个存储单元，对应一个存储地址。v当用这些存储字长不是当用这些存储字长不是8 8位的芯片构成内存时，必须用多片合在一起并行构成位

45、的芯片构成内存时，必须用多片合在一起并行构成具有具有8 8位字长的存储单元。位字长的存储单元。v而在用多片构成存储单元时，它们的地址线、控制线完全是并联在一起的，而在用多片构成存储单元时，它们的地址线、控制线完全是并联在一起的，数据线则分别接在数据总线的不同位线上。数据线则分别接在数据总线的不同位线上。v当内存系统的存储器芯片数较多时，基于对总线负载能力的考虑，在数据总线与存储当内存系统的存储器芯片数较多时，基于对总线负载能力的考虑，在数据总线与存储器数据线之间应采用双向驱动器。器数据线之间应采用双向驱动器。第52页，共69页，编辑于2022年，星期三6.4.4 6.4.4 存储器接口举例存储

46、器接口举例v例6-4v例6-5第53页，共69页，编辑于2022年，星期三例6-4v用用2716 2716 EPROMEPROM芯芯片片为为某某8 8位位微微处处理理器器设设计计一一个个16KB16KB的的ROMROM存存储储器器。已已知知该该微微处处理理器器地地址址线线为为A0A0A15A15，数数据据线线为为D0D0D7D7，“允允许许访访存存”控控制制信信号号为为M M，读读出出控控制制信号为信号为RDRD。画出。画出EPROMEPROM与与CPUCPU的连接框图。的连接框图。D0D7A0A10RDCPUA11A13MY7Y1Y0+5V74LS138G2AG2BG1GNDVcc+5V+5

47、VVPP+25VO0O72716（1）OECEO0O72716（3）OECEO0O72716（2）OECE图6-13EPROM与CPU连接框图第54页，共69页，编辑于2022年，星期三例6-5v某某8 8位微机有地址总线位微机有地址总线1616根，双向数据总线根，双向数据总线8 8根，控制总线中与主存相关的有根，控制总线中与主存相关的有“允许访存允许访存”信号信号MREQMREQ（低电平有效）和读（低电平有效）和读/写控制信号写控制信号R/WR/W（高电平读、低电平写）。试用（高电平读、低电平写）。试用SRAMSRAM芯片芯片21142114为该机设计为该机设计一个一个8KB8KB的存储器并

48、画出连接框图。的存储器并画出连接框图。VccA12A11A10CPUMREQA9A0R/WD0774LS138CBAG2AG2BG1Y7Y0Y1CS2114(2)CS2114(1)CS2114(4)CS2114(3)CS2114(16)CS2114(15)图6-14存储器与CPU连接框图第55页，共69页，编辑于2022年，星期三6.5 高速缓冲存储器6.5.1 CACHE系统基本结构与原理6.5.2 地址映像方式6.5.3 替换算法6.5.4 CACHE的读写过程第56页，共69页，编辑于2022年，星期三6.5.1 Cache6.5.1 Cache系统基本结构与原理系统基本结构与原理v用一

49、些高速的静态用一些高速的静态RAMRAM组成小容量的存储器，称作高速缓冲存储器组成小容量的存储器，称作高速缓冲存储器CacheCache。vCPUCPU访访问问存存储储器器时时送送出出访访问问主主存存单单元元的的地地址址，由由地地址址总总线线传传送送到到CacheCache控控制制器器中中的的主主存存地地址址寄寄存存器器MAMA，主主存存CacheCache地地址址变变换机构从换机构从MAMA获取地址并判断该单元内容是否已经在获取地址并判断该单元内容是否已经在CacheCache中，即判别是否命中。中，即判别是否命中。v当当命命中中时时，则则将将访访问问地地址址变变换换成成在在CacheCac

50、he中中的的地地址址，然然后后访访问问CacheCache。若若地地址址变变换换机机构构判判别别所所要要访访问问的的单单元元不不在在CacheCache中中，则则CPUCPU转转去去访问主存，并将包含该存储单元的一页信息装入访问主存，并将包含该存储单元的一页信息装入CacheCache。v若若CacheCache已已被被装装满满，则则需需要要在在替替换换控控制制部部件件的的控控制制下下，用用新新页页替替换换CacheCache原原来来的的某某页页信信息息，采采用用的的替替换换算算法法体体现现在替换控制部件中，由硬件逻辑完成在替换控制部件中，由硬件逻辑完成主存数据总线CPU主存地址寄存器MA替换