第三章存储器PPT讲稿.ppt

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1、第三章存储器第1页，共40页，编辑于2022年，星期二微型计算机中存储器的作用微型计算机中存储器的作用存存储储器器I/O接接口口输输入入设设备备I/O接接口口数据总线数据总线 DB控制总线控制总线 CB地址总线地址总线 AB输输出出设设备备CPU第2页，共40页，编辑于2022年，星期二存储介质的类别和特点存储介质的类别和特点存储器（计算机实现大容量记忆功能的核心部件存储器（计算机实现大容量记忆功能的核心部件）存储记忆信息（按位存放）存储记忆信息（按位存放）位位(BIT)(BIT)存放存放-具有记忆功能：具有记忆功能：应用：程序应用：程序/数据信息：读写数据信息：读写/数据发生数据发生电路电路

2、:(:(锁存器锁存器/触发器触发器-寄存器寄存器UPUP内部内部)磁磁:磁化磁化 光光:凹坑凹坑(激光反射激光反射)性能性能:容量、存取速度、成本容量、存取速度、成本内内/外部存储器外部存储器与与MPUMPU接口接口:串串/并行并行Serial/ParallelSerial/Parallel 第3页，共40页，编辑于2022年，星期二半导体存储器的性能指标半导体存储器的性能指标容量容量=字数字数(存储单元数存储单元数)字长字长 =位数位数微机（微机（8/16/32/648/16/32/64位字长）位字长）兼容兼容8 8位机位机=字节字节BYTEBYTE为单位为单位 62C256：（：（256K

3、）32K*8B 27C010：1M（128K*8B）27C210：1M（64K*16B）最大存取时间最大存取时间 访问一次存储器（对指定单元写入或读出）所需访问一次存储器（对指定单元写入或读出）所需要的时间要的时间 几几nsns到几百到几百ns 27C512-15150ns PC100SDRAM-8:8ns,PC133SDRAM-7ns其它性能指标其它性能指标可可靠性、集成度、靠性、集成度、价格等价格等 第4页，共40页，编辑于2022年，星期二半导体存储器分类半导体存储器分类半导体半导体存储器存储器 Memory 只读只读存储器存储器 ROM掩膜掩膜ROM可编程可编程ROM（PROM）UV可

4、擦除可擦除PROM（EPROM）OTP-ROM(One-Time PROM)快闪快闪ROM（FLASH-ROM:整片整片/块）块）电电可可擦擦除除PROM（E2PROM）（字字节节、页）页）随机存取随机存取存储器存储器RAM双极型双极型RAMMOS型型 RAMSRAM（双稳态触发器）（双稳态触发器）DRAM（电容）（电容）根据运行时存取（读写）过程的不同分类根据运行时存取（读写）过程的不同分类 第5页，共40页，编辑于2022年，星期二静态随机存取存储器（静态随机存取存储器（SRAMSRAM）特点）特点1.1.基本存储电路主要由基本存储电路主要由RSRS触发器构成，其两个稳态分别表触发器构成，

5、其两个稳态分别表示存储内容为示存储内容为“0”“0”或为或为“1”“1”，电源供电，电源供电存入的数据才存入的数据才可以保存和读出，可以保存和读出，掉电掉电原存信息全部丢失原存信息全部丢失所谓所谓“易易失性失性”（volatile)volatile)。(相对非挥发相对非挥发Nonvolatile)Nonvolatile)2.2.一个基本存储电路能存储一位二进制数，而一个八一个基本存储电路能存储一位二进制数，而一个八位的二进制数则需八个基本存储电路。一个容量为位的二进制数则需八个基本存储电路。一个容量为MNBMNB（如（如64K8B64K8B）的存储器则包含）的存储器则包含MNMN个基本存储个基

6、本存储电路。这些大量的基本存储电路有规则地排列在一起电路。这些大量的基本存储电路有规则地排列在一起便构成了存储体区分不同的存储单元便构成了存储体区分不同的存储单元每个单元规定一每个单元规定一个地址号。个地址号。第6页，共40页，编辑于2022年，星期二RAM单元工作原理单元工作原理(Select=1选中单元选中单元)Select=1&/Read=锁存输入数据锁存输入数据Select=1&/RD=0三态门开三态门开(输出允许输出允许)存储器读操作存储器读操作数据数据总线总线第7页，共40页，编辑于2022年，星期二译码器译码器(Decoder)(Decoder)将每个代码译成一个特定输将每个代码

7、译成一个特定输出的信号的电路出的信号的电路-翻译原意翻译原意编码器编码器(encoder)(encoder)若干若干0,1(0,1(按一定规律按一定规律)排排在一起在一起,编程不同代码的电路编程不同代码的电路 A0A1An-1(0.00)(0.01)(1.11)=Decoder=(=Encoder=)2 2n n个输出状态个输出状态n n个编码信号个编码信号实际实际(大容量大容量):):内部内部(X/Y)(X/Y)双译码或称复合译码结构。双译码或称复合译码结构。第8页，共40页，编辑于2022年，星期二HM6264HM6264参数参数:8K*8B,100ns,50/100uA,55mA,2V(

8、min):8K*8B,100ns,50/100uA,55mA,2V(min)维持电压维持电压RAM存储器芯片举例存储器芯片举例HM6264:256B*32*8B-X:8 Y:5(A0-A3,A10)HM6264:256B*32*8B-X:8 Y:5(A0-A3,A10)HM61HM611616:16K:16K位位=2K*8BX:7/Y4(A0-A3)2=2K*8BX:7/Y4(A0-A3)21111 第9页，共40页，编辑于2022年，星期二SRAM芯片外围电路组成芯片外围电路组成地址译码器地址译码器 对外部地址信号译码，用以选择要访问的对外部地址信号译码，用以选择要访问的单元。单元。n n个

9、地址信号译码个地址信号译码maxmax2 2n n个输出状态。个输出状态。A0-12213，I/O0-7 8位，位，I/O电路：电路：WE（WR）、）、OE（RD）、）、CE或或 CE（CS）。）。关键：三态输出关键：三态输出/写入锁存写入锁存第10页，共40页，编辑于2022年，星期二存储器读时序图存储器读时序图/WE为高电平为高电平 有效数据有效数据 指定地址 A0A1An-1(0.00)(0.01)(1.11)第11页，共40页，编辑于2022年，星期二存储器写时序图存储器写时序图 有效数据有效数据 指定地址指定地址A0-A12(A19)第12页，共40页，编辑于2022年，星期二 80

10、86/8088时序例存储器写时序例存储器写T1：输出地址；：输出地址；T2：总线转向；：总线转向；T3:存储器访问；存储器访问；T4:结束结束第13页，共40页，编辑于2022年，星期二动态存储器动态存储器DRAM原理：电电容容C C存存放放信信息息0/10/1。为为保保持持C C中中信信息息（电电荷荷），故故需需周周期期性性地地不不断断充充电电，这这一一过过程程称称为为刷刷新新。刷刷新新周周期期通通常常为为2ms-8ms2ms-8ms。集集成成度度高高（代代价价：特特殊殊动动态态（不不断断）刷新电路）刷新电路）刷新电路刷新电路:片外片外/片片(模块模块)内内第14页，共40页，编辑于2022

11、年，星期二单管动态存储电路单管动态存储电路行行=列列=1时时选选中中（读读/写写）。存存储储刷刷新新：逐逐行行进进行行（1选选中中：内内部部进进行行：刷刷新新放大器重写放大器重写C）(单元线单元线)(数据线数据线)存储单元存储单元 示意图示意图第15页，共40页，编辑于2022年，星期二DRAM地址锁存第16页，共40页，编辑于2022年，星期二DRAM读读标准时序标准时序R:行行(RAW)地址地址C:列列(Column)地址地址Early write cycle Delayed write cycleRead-Modify-Write Cycle写周期:第17页，共40页，编辑于2022年，

12、星期二动态存储电路应用动态存储电路应用FDRAM（伪（伪DRAM）HM65256B，HM65512等（与等（与SRAM脚兼容脚兼容)，外特性相似，外特性相似，功耗高功耗高高速高速RAM访问方式访问方式 (改善读写方式为主改善读写方式为主)EDO DRAM（Extended Data Output）扩展数据输出。扩展数据输出。SDRAM CPUCPU与与RAMRAM通过一相同的时钟（通过一相同的时钟（PC66PC66，PC100PC100，PC125PC125，PC133,PC150PC133,PC150）锁在一起，同步工作）锁在一起，同步工作;采用双存储体结构，内含两个交错的采用双存储体结构，

13、内含两个交错的存储阵列，读写一时下一准备就绪（紧密切换，成倍提高效率）。存储阵列，读写一时下一准备就绪（紧密切换，成倍提高效率）。5-5-8ns(PC100)8ns(PC100)也出现了也出现了SSRAMSSRAM（5-8ns5-8ns）RDRAM（Rambus接口技术）接口技术）DDR RAM DDR RAM 基于协议的基于协议的DRAMDRAM第18页，共40页，编辑于2022年，星期二 高集成高集成DRAM（RAM Modules）-多片多片DRAM/SDRAM集成集成内存条内存条DIPSIMM（30P，单边缘：，单边缘：8位数据，位数据，3/486机成机成4条使用）条使用）DIMM（7

14、2P：32位：位：486单，单，P5成双使用）成双使用）168P 64位位KMM375S1620BT 16M*72bit(条上包括条上包括18片片16M4位的位的SDRAM芯片及一些辅助芯片）芯片及一些辅助芯片）184P DDR特殊特殊RAM:FIFO,Dual Port RAM第19页，共40页，编辑于2022年，星期二只读存储器（只读存储器（ROM）固定程序固定程序/数据（表格等）数据（表格等）-非易失性非易失性1.掩膜掩膜ROM（Read Only Memory）2.PROM（Programmable ROM）熔断或保留熔丝熔断或保留熔丝3.EPROM Erasable Programm

15、able UVEPROM（简称（简称EPROM，ROM）;EEPROM（Electrically Erasable Programmable ROM）。）。OTP/FLASH工艺工艺第20页，共40页，编辑于2022年，星期二常用的常用的UVEPROM芯片有芯片有:Intel 2716（2K8位位）、2732（4K8位位）、2764（8K8位位）、27128（16K8位位）、27256（32K8位位）以以及及27512（64K8位位）等等，它它们们的的性性能能及及使使用用方方法法基基本本相相同同，只只是是芯芯片片的的存存储储容容量量不同。不同。第21页，共40页，编辑于2022年，星期二典型典

16、型EPROM芯片芯片Intel 27512编程电压Vpp 12.5V(14.0VMax)第22页，共40页，编辑于2022年，星期二典型典型EPROM芯片芯片Intel 2751227512引脚信号引脚信号A0A15地址地址CE片选片选/OE/VPP输出允许输出允许/VppO0O7数据输出数据输出NC未用未用第23页，共40页，编辑于2022年，星期二EEPROM与与FLASH ROM低容量低容量2816/2817(21V,9-70ms）10,000次次中中:2864A:8K*8B，5V擦除，擦除，2ms.高高:28010:128K*8B快闪存储器（快闪存储器（FLASH memory）-大容

17、量，大容量，快速全擦除快速全擦除-软件在线升级软件在线升级28F001 128K*8 CMOS F M(兼兼 容容 F010)28F200BX(=002)128K*16,256K*8)HN28F101:128K*8位位(12V Vpp/5V Vcc)10,000(旧旧)1,000,000次次(新新)第24页，共40页，编辑于2022年，星期二存储器连接与扩充存储器连接与扩充存储器芯片选择存储器芯片选择:类型、容量、速度（类型、容量、速度（R/W）、带载能力、功耗）、带载能力、功耗一、类型选择一、类型选择二、容量：计算，组合；片内二、容量：计算，组合；片内A0AX，片选，片选三、存取时间与时序配

18、合三、存取时间与时序配合四、四、MEM组织、分配组织、分配 字长字长8/16/32/64;字节基本字节基本,86:低字节存偶地址低字节存偶地址;RAM/ROM第25页，共40页，编辑于2022年，星期二存储器典型连接存储器典型连接62256（R/W）例）例片片内内译译码码电电路路 62256：32K：A0-A14，6264：8K A0A12 选一选一A0AX的的产产生生（CPU 包包括括ALE地地址址锁锁存存）-保证单元译码（一级）保证单元译码（一级）片片选选CS的的产产生生：A19-AX+1 全全译译码码/部部分译码分译码/线译码线译码片片选选/CS的的逻逻辑辑电电路路产产生生：译译码码器器

19、74LS138 8选选1/139 双双4选选1：74LS688-8位位相相等等比比较较器器（输输出出A=B的的非非信信号号），GAL芯片芯片第26页，共40页，编辑于2022年，星期二3-8译码器电路译码器电路(?有效有效)000001010011100101110111第27页，共40页，编辑于2022年，星期二典型译码电路典型译码电路74LS138第28页，共40页，编辑于2022年，星期二三种译码方式三种译码方式全译码法全译码法 片内寻址未用的全部高位地址线都参加译码，片内寻址未用的全部高位地址线都参加译码，译码输出作为片选信号。全译码的优点是每个芯片的地译码输出作为片选信号。全译码的优

20、点是每个芯片的地址范围是唯一确定，而且各片之间是连续的。缺点是译址范围是唯一确定，而且各片之间是连续的。缺点是译码电路比较复杂。码电路比较复杂。部分译码部分译码 用片内寻址外的高位地址的一部分译码产生片选信用片内寻址外的高位地址的一部分译码产生片选信号。号。部分译码较全译码简单，但存在地址重叠区。部分译码较全译码简单，但存在地址重叠区。线选法线选法 高位地址线不经过译码，直接（或经反相器）分高位地址线不经过译码，直接（或经反相器）分别接各存储器芯片的片选端来区别各芯片的地址。别接各存储器芯片的片选端来区别各芯片的地址。(软件软件上必须保证这些片选线每次寻址时只能有一位有效上必须保证这些片选线每

21、次寻址时只能有一位有效)也也会造成地址重叠，且各芯片地址不连续会造成地址重叠，且各芯片地址不连续。第29页，共40页，编辑于2022年，星期二全译码例全译码例A19-A130000 0000000 0010000 0100000 011A12-A0 0 0000 0000 0000 1 1111 1111 1111第30页，共40页，编辑于2022年，星期二部分译码部分译码A19-A130 x00 0000 x00 0010 x00 0100 x00 011A12-A0 0 0000 0000 0000 1 1111 1111 1111问题：如果问题：如果A18A18不参加译码，结果不参加译码

22、，结果如何？如何？第31页，共40页，编辑于2022年，星期二存储器连接举例存储器连接举例8输入与非门输入与非门第32页，共40页，编辑于2022年，星期二存储器连接举例存储器连接举例74LS30为为8输入与非门输入与非门6116:A0A10(2K)地址：地址：1010 0000 0000 0000 0000 1010 0000 X111 1111 1111A0000A07FFH（地址重叠区：（地址重叠区：A0800A0FFFH：原因：原因A11未参加译码）。未参加译码）。译码器低电平有效时译码器低电平有效时与逻辑：与逻辑：y=!(A19&(!A18)A17&(!A16)&(!A15)&(!A

23、14)&(!A13)&(!A12)(无无A11)或逻辑或逻辑 Y=!A19#A18#.第33页，共40页，编辑于2022年，星期二存储器连接举例存储器连接举例74LS30为为8输入与非门输入与非门6116:A0A10(2K)地址：地址：1010 0000 0000 0000 0000 1010 0000 X111 1111 1111A0000A07FFH（地址重叠区：（地址重叠区：A0800A0FFFH：原因：原因A11未参加译码）。未参加译码）。译码器低电平有效时译码器低电平有效时与逻辑：与逻辑：y=!(A19&(!A18)A17&(!A16)&(!A15)&(!A14)&(!A13)&(!

24、A12)(无无A11)或逻辑或逻辑 Y=!A19#A18#.第34页，共40页，编辑于2022年，星期二存储器系统的存次结构存储器系统的存次结构处理器处理器高速缓冲存储器高速缓冲存储器寄存器寄存器主存储器主存储器（SRAM，DRAM）辅助存储器辅助存储器（磁盘存储器等）（磁盘存储器等）大容量（海量）存储器大容量（海量）存储器（光盘、磁带存储器）（光盘、磁带存储器）存储系统的层次结构存储系统的层次结构CPU芯片内芯片内主机内主机内外部设备外部设备联机存储联机存储可卸存储可卸存储联机文件联机文件第35页，共40页，编辑于2022年，星期二高速缓冲存储器（高速缓冲存储器（Cache）1Cache存储

25、器的工作原理存储器的工作原理 Cache的研制是基于的研制是基于局部性原理局部性原理。Cache存储体包括存储体包括Cache控制部件和控制部件和Cache存储器存储器两部分。两部分。Cache控制部分包括主存地址寄存控制部分包括主存地址寄存器，器，Cache地址寄存器，主存地址寄存器，主存Cache地地址交换机构以及替换控制部件。址交换机构以及替换控制部件。第36页，共40页，编辑于2022年，星期二高速缓冲存储器（高速缓冲存储器（Cache）2Cache的三种映象方式的三种映象方式1）直接映象方式）直接映象方式2）全相联映象方式）全相联映象方式3）组相联映象方式）组相联映象方式 第37页，

26、共40页，编辑于2022年，星期二软磁盘接口软磁盘接口 第38页，共40页，编辑于2022年，星期二硬磁盘接口硬磁盘接口 第39页，共40页，编辑于2022年，星期二 IBM PC/XT中的存储器中的存储器 8088 20位位AB,寻址寻址1M(00000-0FFFFFH)前前640KB主主存存储储器器（0-9FFFFH);后后384KB内内存存保保留留区区(其其 中中 0A0000H0BFFFFH 128KBVRAM（单单 色色4KB0000B0FFFH，彩彩 色色 16K（B8000BBFFFH）,C0000HEFFFFH 192KB 控控制制ROM(显显卡卡C0000C7FFFH，硬硬盘盘C80000CBFFFH，等等),0F0000H0FFFFFH系系统统ROM(BIOS,BASIC等等冷冷热热启启动动、自自检检、I/O驱驱动动、DOS引引导导、中中断断管管理理)64KB。)实验实验MEM扩充（扩充（Expanded）：）：HM6264：E0000E1FFFH。第40页，共40页，编辑于2022年，星期二