本科PLD与数字系统设计第4章.pdf

《本科PLD与数字系统设计第4章.pdf》由会员分享，可在线阅读，更多相关《本科PLD与数字系统设计第4章.pdf（169页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统第第4章章 ISE 5.1i开发系统开发系统4.1 设计流程设计流程4.2 工程管理用户界面工程管理用户界面4.3 VHDL的输入方法的输入方法4.4 基于电路原理图输入的设计方法基于电路原理图输入的设计方法4.5 状态转换图描述状态机状态转换图描述状态机4.6 硬件描述语言和电路原理图混合输入方式硬件描述语言和电路原理图混合输入方式第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.1 设 计 流 程设 计 流 程一般采用CPLD或FPGA芯片设计电子系统时，从设计输入到将调试后的程序下载到CPLD或FPGA芯片的工作流

2、程如图4-1所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统利用ISE 5.1i开发系统，从设计输入(例如，选择VHDL输入)到将调试后的程序下载到CPLD或FPGA芯片的步骤如下：(1)双击ISE 5.1i开发系统的项目导航器图标启动开发系统，创建一个新的工程项目，选择“File”“New Project”，输入工程项目存放的路径和工程项目文件名。(2)选择器件系列型号、器件型号、封装形式、器件速度和设计流程(例如，选择“XST VHDL”)。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-1 设计流程创建一个新的设计项目选择CPLD或FPGA芯片型号设计

3、输入：可以采用电路原理图、ABEL、Verilog-HDL或VHDL硬件描述语言输入方式综合和功能仿真将设计文件适配到指定的CPLD或FPGA芯片中，并且形成CPLD或FPGA芯片的编程数据文件时序仿真通过下载电缆将熔丝图(*.jed)或bit流(*.bit)文件下载到指定的CPLD或FPGA芯片中，现场验证第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统(3)新的工程项目建立后，在工程管理窗口下，选择“Project”“New Source”，弹出对话选择框，在对话选择框中选择“VHDL Module”，定义端口输入/输出信号，进入VHDL文本编辑器。(4)完成VHDL程序设计后

4、，进行语法(Syntax)检查和综合(Synthesis)。(5)进行仿真操作时，需要编写输入信号激励文件，可采用VHDL编写仿真测试文件或采用波形编辑测试文件。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统(6)仿真操作。在工程资源管理窗口中选中测试程序，再 在 当 前 资 源 管 理 窗 口 中 选 中“Simulate Behavioral VHDL Model”操作选项，观察仿真波形。(7)确定芯片管脚与信号的对应关系。在工程管理窗口下，选择“Project”“New Source”，在对话选择框中选择“Implementation Constraints File”操作

5、选项，并输入用户约束文件名，用户约束文件将出现在工程资源窗口中，用鼠标双击用户约束文件，进入输入芯片管脚窗口。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统(8)在当前资源管理窗口中，用鼠标双击“Implement Design”操作选项，完成转换、映射、布局布线等功能。(9)将设计程序下载到CPLD或FPGA芯片中。在当前资源管理窗口中，用鼠标双击“Configure Device(iMPACT)”操作选项，选择下载的方式和下载的文件，最后由CPLD或FPGA芯片实现用户设计的逻辑功能。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.2 工程管理用户界面工程管理

6、用户界面工程管理的主界面由标题栏(显示当前工程的路径和程序名称)、菜单栏、工具栏、工程资源管理窗口、当前资源管理窗口、硬件描述语言输入窗口、信息显示窗口和状态栏等部分组成，如图4-2所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-2 工程管理用户界面当前资源管理窗口工程资源管理窗口硬件描述语言输入窗口信息显示窗口第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.3 VHDL的输入方法的输入方法用硬件描述语言VHDL描述一个如图4-3所示的具有清零功能的加/减计数器。时钟输入信号为clk(上升沿有效)；清零输入信号为reset(低电平清零)，使用一个按键控制

7、reset信号；加/减计数控制信号为dir(高电平时计数值递增，低电平时计数值递减)，使用一个按键控制dir信号；8位二进制输出信号为q，分别控制8个LED发光二极管。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-3 8位计数器clkdirresetq第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.3.1 创建一个新的工程项目创建一个新的工程项目，选择“File”“New Project”，弹出如图4-4所示的对话框。在“New Project”对话框中的“Project”一栏中输入工程项目存放的路径，如E:usersLHfpgaprg。在“Project

8、Name”一栏中输入工程项目文件名，如counter8。开发系统自动创建一个counter8的子目录。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-4 新工程项目对话框第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统在Value包含的五个选择对话框中，分别选择器件系列型号、器件型号、封装形式、器件速度和设计流程。每个对话框都有下拉列表供选择。例如：器件系列型号为Spartan2，器件型号为xc2s15，封装形式为vq100，设计流程选XST VHDL(XST是Xilinx公司自主开发的综合工具，由于Xilinx公司最了解自己设计的可编程逻辑芯片，因此使用XST综

9、合工具开发Xilinx公司的产品是比较好的选择)，如图4-5所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-5 选择器件型号和设计流程第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统新的工程项目建立后，开始输入硬件描述语言。在工程管理窗口下，选择“Project”“New Source”，弹出如图4-6所示的对话选择框。在对话选择框中选择“VHDL Module”，并输入程序名(VHDL文件名的扩展名为*.vhd)，单击“下一步”按钮，就进入定义计数器端口的输入/输出信号。由于计数器的输出信号q为8位，因此，要输入最高位数7和最低位数0，如图4-7所示。第4

10、章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-6 对话选择框第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-7 定义端口的输入/输出信号第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统完成上述步骤后，开始输入VHDL程序。ISE 5.1i自动调用硬件描述语言编辑器，并且VHDL的基本框架已经设计好，用户在空的结构体中输入描述具体逻辑功能语句，如图4-8所示。对VHDL文本编辑器来说，VHDL语句的关键词字体颜色和注释字体颜色都是蓝色。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-8 VHDL程序输入第4章ISE 5.1i开发系统

11、第4章ISE 5.1i开发系统4.3.2 输入VHDL程序用硬件描述语言(VHDL)描述的计数器程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter8 ISPort(clk:IN STD_LOGIC;dir:IN STD_LOGIC;第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END

12、counter8;ARCHITECTURE Behavioral OF counter8 ISSIGNAL count:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(clk,reset)-时钟信号和清零信号变化时，启动该进程BEGINIF reset=0 THEN第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统count=00000000;ELSIF rising_edge(clk)THENIF dir=1 THENcount=count+1;-当信号dir为1时，计数器加1ELSEcount=count?1;-当信号dir为0时，计数器减1E

13、ND IF;END IF;END PROCESS;q reset,dir=dir,clk=clk,q=q);第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统-*测试代码用户定义部分*tb:PROCESSBEGINclk=0;WAIT FOR 10 ns;clk=1;WAIT FOR 10 ns;END PROCESS;PROCESS第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统BEGINreset=0;WAIT FOR 40 ns;reset=1;WAIT FOR 2000 ns;END PROCESS;PROCESS第4章ISE 5.1i开发系统第4章ISE 5.1

14、i开发系统BEGINdir=1;WAIT FOR 1000 ns;dir=0;WAIT FOR 1000 ns;END PROCESS;-*测试代码-用户定义部分结束*END;第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统完成测试程序的设计后，开始运行测试程序。在工程管理窗口下的工程资源管理窗口中选中测试程序counttest.vhd，当前资源管理窗口中出现仿真功能选项，有逻辑功能仿真、转换后仿真、映射后仿真和布局布线后仿真功能。逻辑功能仿真是在不考虑可编程逻辑器件延时的前提下，对源代码进行逻辑功能仿真，选中“Simulate Behavioral VHDL Model”操作选项

15、，如图4-12所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-12 仿真操作测试程序逻辑功能仿真第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统用鼠标双击“Simulate Behavioral VHDL Model”操作选项后，启动ModelSim仿真软件，得到的仿真波形如图4-13所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统时钟信号加/减计数控制信号仿真波形清零信号输出信号图4-13 仿真波形第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统2采用波形编辑器确定激励波形在工程管理窗口下，选择“Project”“New So

16、urce”，弹出对话选择框。在对话选择框中选择“Test Bench Waveform”，并输入测试文件名(例如countwave，该文件的后缀名是.tbw)，按照开发系统提示的步骤完成后，进入编辑激励波形(HDL Bench)窗口。例如，编辑清零控制信号reset的波形，要求第一个时钟期间为0，其他时间都为1。用鼠标单击输入信号的波形可以改变输入信号波形的高、低电平。也可以用鼠标双击信号reset的第一个时钟波形，弹出“Pattern”按钮，如图4-14所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-14 仿真波形第4章ISE 5.1i开发系统第4章ISE 5.1i开

17、发系统单击“Pattern”按钮，出现如图4-15所示的编辑输入波形窗口。其中设置初始值为0，设置其他值为1，重复模板次数为1，选用十六进制。设置完成后，单击“OK”按钮，输入信号的激励波形如图4-16所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-15 编辑输入波形十六进制重复模板为1其他值为1初始值为0第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-16 输入信号的激励波形第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统完成输入信号激励波形的编辑后，保存波形文件，测试文件countwave.tbw出现在工程资源窗口中。在工程管理窗口下的

18、工程资源管理窗口中选中波形文件countwave.tbw，在当前资源管理窗口中，用鼠标双击“Simulate Behavioral VHDL Model”操作选项后，启动ModelSim仿真软件，得到的仿真波形如图4-17所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-17 仿真波形第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统在ModelSim仿真软件的环境下，显示仿真波形时，对于总线数据信号，有十六进制、二进制和十进制等多种显示方式。例如，要从二进制的显示方式改为十进制等多种显示方式时，在ModelSim仿真软件的主窗口中，选中“Simulate”的“

19、Simulation Options.”选项，如图4-18所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-18 仿真设置选择第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统选中“Simulation Options.”选项后，会弹出如图4-19所示的选择窗口，选择十进制(Decimal)显示方式。十进制显示方式的仿真波形如图4-20所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-19 设置十进制显示方式第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-20 仿真波形第4章ISE 5.1i开发系统第4章ISE 5.1i开

20、发系统4.3.6 综合综合(Synthesis)定义为“设计描述的一种形式向另一种描述形式的转换”。综合器可以把硬件的高层次描述转换成低层次描述，也可以把同层次的行为描述转换为同层次的结构描述，是帮助设计者进行这种转换的软件工具。当VHDL源代码通过了语法和逻辑功能检测后，在当前资源管理窗口中，用鼠标双击“Synthesize”操作选项，则在“Synthesize”选项的左边将出现一个绿色的符号，如图4-21所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-21 综合结果第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统用鼠标双击“View Synthesis

21、Report”选项，可以发现计数器占用可编程逻辑器件资源的情况，例如计数器counter8占用了1个全局时钟和8个寄存器等。用鼠标双击“View RTL Schematic”选项，观察寄存器传输级的电路原理图。ISE自动调用原理图编辑器ECS来打开综合产生的寄存器传输级的模块符号，如图4-22所示。用鼠标双击模块符号，观察模块的内部逻辑结构，如图4-23所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-22 寄存器传输级的模块符号双击符号模块，观察模块内部逻辑结构第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-23 模块的内部逻辑结构第4章ISE 5.1

22、i开发系统第4章ISE 5.1i开发系统4.3.7 添加芯片管脚约束文件1建立约束文件在工程管理窗口下，选择“Project”“New Source”，弹出对话选择框。在对话选择框中选择“Implementation Constraints File”操作选项，并输入用户约束文件名(例如count8)，文件名的扩展名是.ucf，如图4-24所示。建立用户约束文件后，用户约束文件出现在工程资源管理窗口中，如图4-25所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-24 建立用户约束文件第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-25 用户约束文件第4

23、章ISE 5.1i开发系统第4章ISE 5.1i开发系统2输入信号的对应管脚在工程资源管理窗口中，用鼠标双击“count8.ucf”文件，弹出Xilinx Constraints Editor窗口，用鼠标选择“Ports”选项，出现输入锁定信号对应管脚的表格，如图4-26所示。在Location对应的表格中，输入计数器信号所对应的管脚号。例如，计数器的时钟输入信号clk对应xc2s15的第91号管脚。注意在输入对应的管脚号时，在管脚号码前加上字母P，如图4-27所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-26 选择Ports选项Ports选项第4章ISE 5.1i开

24、发系统第4章ISE 5.1i开发系统图4-27 输入对应的管脚号输入信号所对应的管脚号第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统计数器的所有输入/输出信号所对应的管脚输入完毕之后，查看相应的count8.ucf文件时，会出现如下的锁定管脚内容：#PACE:Start of Constraints extracted by PACE from the DesignNET clk LOC=P91;NET q LOC=P40;NET q LOC=P41;NET q LOC=P42;第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统NET q LOC=P44;NET q L

25、OC=P40;NET q LOC=P41;NET q LOC=P44;NET q LOC=P44;NET dir LOC=P22;NET reset LOC=P66;第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统3用PACE编辑器输入信号的对应管脚先建立了用户约束文件(例如pin.ucf)后，用鼠标双击设置封装管脚“Assign Package Pins”选项，如图4-28所示，弹出PACE编辑器窗口。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-28 选择PACE编辑器第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统在PACE编辑器的“Desig

26、n Object List”窗口的“Location”栏中，根据输入/输出的信号名直接指定芯片的封装管脚，如图4-29所示。在PACE编辑器中，也可以用鼠标直接将I/O信号拖曳到指定的芯片管脚上。先用鼠标选中I/O信号，然后按住鼠标左键，一直拖曳到指定的芯片管脚上，如图4-30所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-29 设置封装管脚第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-30 设置封装管脚用鼠标将I/O信号拖曳到指定的管脚第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4用文本编辑器输入信号的对应管脚该文件也可以使用文本编

27、辑器进行输入和修改，符号“#”表示注释内容，语句以分号“；”结束。先在工程资源管理窗口中，用鼠标选中“count8.ucf”文件，在当前工程资源管理窗口中，用鼠标双击“Edit Constraints(Text)”选项后，弹出文本编辑器窗口，如图4-31所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-31 使用文本编辑器编辑管脚约束文件编辑管脚约束文件第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.3.8 设计的实现设计的实现是将设计的逻辑网表信息转换成所选择的可编程逻辑器件所能够接受的文件格式。如果选择的是CPLD芯片，将生成*.jed文件；如果选择的

28、是FPGA芯片，将生成*.bit文件。将设计映射到可编程逻辑器件的物理结构上，进行布局布线，在选择的可编程逻辑器件上实现用户设计的逻辑功能。设计的实现过程分为如下3个步骤：第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统(1)转换逻辑网表(Translate)。将综合生成的网表文件(例如EDIF或XNF网表文件)转换成Xilinx公司的网表文件(NGD文件)。(2)映射(Map)。映射的输入文件是NGD文件，首先进行设计规则检查，然后将逻辑映射到目标可编程逻辑芯片，生成输出NCD(Native Circuit Description)文件，并且提供优化，占用可配置逻辑单元(CLB)

29、、输入/输出单元(IOB)、触发器和锁存器的数量等映射报告文件。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统(3)布局布线(Place&Route)。根据映射产生的NGD文件，进行布局布线和产生布局布线的结果报告，结果报告给出了占用可编程逻辑芯片资源以及输入时钟信号扇出和管脚到管脚之间的延迟等参数。例如在资源管理窗口中，选中“count8.vhd”文件；在当前资源管理窗口中，用鼠标双击“Implement Design”操作选项。如果经过综合后的文件可以映射到选择的FPGA中，而且管脚约束文件没有问题的话，将会在“Implement Design”选项的左边，出现一个绿色的符号

30、，如图4-32所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-32 设计的实现设计的实现第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统完成布局布线后，为了能够直观地观察到可编程逻辑器件内部的资源和管脚分配的情况，在资源管理窗口中，选中“count8.vhd”文件；在当前资源管理窗口的“Implement Design”选项中，双击“View/Edit Placed Design(FloorPlanner)”选项，如图4-33所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-33 选择“View/Edit Placed Design(F

31、loorPlanner)”选项第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统可编程逻辑器件内部的资源和管脚平面分配图如图4-34所示。它表示占用了4个逻辑单元Slice，每个Slice包含2个可配置的逻辑单元CLB，8个输出管脚和4个输入管脚。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-34 管脚平面分配图P80P3P4P5P6P7P8P9P10P13P15P16P17P18P19P20P21P22P74P73P72P71P70P69P68P67P66P65P62P60P59P58P57P56P55P54P53P52P81P82P83P84P86P88P87

32、P91P93P95P96P97P98P47P46P45P44P43P41P39P40P36P34P32P31P30第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统为了能够直观地观察到占用可编程逻辑器件内部的资源和布线的情况，在资源管理窗口中，选中“count8.vhd”文件；在当前资源管理窗口的“Implement Design”选项中，双击“View/Edit Routed Design(FPGA Editor)”选项，可以观察到可编程逻辑器件内部布线的情况，如图4-35所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-35 占用内部的资源和布线第4章ISE

33、 5.1i开发系统第4章ISE 5.1i开发系统在Xilinx FPGA Editor窗口中，选中使用到的可配置的逻辑单元CLB，可以进一步观察到CLB内部的连线情况，如图4-36所示。这个CLB完成计数器counter8中两位计数器，并且产生一个进位信号COUT。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-36 CLB内部的布线第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.3.9 配置FPGA当通过上述步骤后，开始将设计文件下载到xc2s15芯片中，看实际电路的运行情况是否真正达到设计的要求。iMPACT是Xilinx公司提供的配置器件的工具，其输入文

34、件是由布局布线产生的NCD文件，产生二进制形式的BIT流或JED文件或PROM文件。它可以配置FPGA、CPLD和PROM，支持多种配置模式，其中边界扫描模式(Boundary-Scan Mode)最为常用，通过JTAG接口可以向FPGA下载BIT文件，向CPLD下载JED文件，向PROM下载MCS/EXO等格式的PROM文件。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统在打开计算机电源之前，先将FPGA的下载电缆连接到计算机的并口上。下载电缆与FPGA芯片的连接如图4-37所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-37 下载电缆与FPGA芯片的连

35、接第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统其中：信号TCK是时钟信号；信号RD(TDO)是从在线可编程逻辑芯片中读出的数据；信号TDI(Test Data In)与时钟信号相配合，将编程数据和指令送到在线可编程逻辑芯片；信号TMS(Test Mode Select)是模式选择控制信号。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统在当前资源管理窗口中，用鼠标双击“Configure Device(iMPACT)”操作选项，如图4-38所示。出现操作模式选择对话框时，选择“Configure Device”选项；出现配置器件对话框时，选择“Boundary-Sc

36、an Mode”选项；出现边界扫描模式选择对话框时，选择“Automatically connect to cable and identify Boundary-Scan chain”选项。如果下载电缆没有故障和实验开发板的电源已经接通的话，会出现检测到的FPGA芯片的型号xc2s15，并且弹出确定下载BIT流文件的窗口，如图4-39所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-38 下载操作将设计文件下载到FPGA芯片中第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-39 选择下载程序文件TDITDO第4章ISE 5.1i开发系统第4章ISE 5

37、.1i开发系统选择好下载BIT流文件后，用鼠标选中芯片xc2s15，按下鼠标右键，这时会出现编程、校验等选择项，选择“program”操作，如图4-40所示。如果芯片和连线都正确，会出现编程成功的提示，如图4-41所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-40 下载TDITDO第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-41 下载成功TDITDO第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.4 基于电路原理图输入的设计方法基于电路原理图输入的设计方法电路原理图的输入方法是基于FPGA/CPLD的电子系统设计的基本输入方法之一

38、。这种设计方法直观，而且一般FPGA/CPLD的制造商提供的开发系统中的电路原理图编辑器的符号库提供了许多组合电路和时序电路常用的一些基本单元电路符号，使用方便，为广大电子设计工程师所接受。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统例如用电路原理图输入方式设计一个如图4-42所示的具有清零功能的8位移位寄存器。时钟输入信号为clk(上升沿有效)；清零输入信号为clear(低电平清零)，使用一个按键控制清零输入信号；移位允许控制信号为ce(高电平有效)，使用一个按键控制ce信号；输出信号为q7q0，分别控制8个LED发光二极管。第4章ISE 5.1i开发系统第4章ISE 5.1

39、i开发系统图4-42 8位移位寄存器q0q1q2q3q4q5q6q7ceclearclk第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.4.1 创建一个新的工程项目创建一个新的工程项目，选择“File”“New Project”，弹出如图4-43所示的对话框。在“New Project”对话框中的“Project”一栏中输入工程项目存放的路径，如D:users fpgaprg。在“Project Name”一栏中输入工程项目文件名，如sch。开发系统自动创建一个sch的子目录。在Value包含的五个选择对话框中，分别选择器件系列型号、器件型号、封装形式、器件速度和设计流程。第4

40、章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-43 新工程项目对话框一第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统选择“Project”“New Source”，弹出如图4-44所示的对话选择框，在对话选择框中选择“Schematic”，输入电路原理图文件名称test，文件名的扩展名为sch。完成上述步骤后，电路原理图文件就加入到当前的工程项目中。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-44 新工程项目对话框二第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统进入电路原理图输入工具ECS(Engineering Capture

41、 System)后，电路原理图编辑器窗口如图4-45所示。电路原理图编辑器提供了电路原理图放大和缩小、保存、打印等一般编辑器所具有的常用工具，还有添加电路符号、画电路连线等电路原理图的编辑工具。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-45 电路原理图编辑器第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.4.2 输入电路原理图1常用的电路原理图输入快捷按钮输入电路原理图时，常用的输入工具如图4-46所示。它包含了绘制电路原理图的基本命令的快捷按钮。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-46 快捷按钮第4章ISE 5.1i开发系

42、统第4章ISE 5.1i开发系统图4-46所示的快捷按钮，从左到右分别为选择工具按钮，现介绍如下：(1)用于选择一个对象(Select)，如电路符号、网络或一条电路连线；(2)在电路符号的信号之间加一条连线(Add Wire)；(3)添加一个网线名称(Add Net Name)；(4)修改总线名称(Rename Bus)；(5)添加总线分支(Add Bus Tap)；(6)添加I/O标记(Add I/O Marker)，根据各个输入/输出信号的方向，添加相应的标记；第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统(7)添加一个元件符号(Add Symbol)；(8)添加一个例化名(

43、Add Instance Name)；(9)画弧线(Add Arc)；(10)画圆(Add Circle)；(11)画直线(Add Line)；(12)画矩形(Add Rectangle)；(13)添加文字(Add Text)；(14)查询(Query)；第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统(15)选中的电路符号逆时针旋转90(Rotate)；(16)选中的电路符号境像翻转(Mirror)；(17)查看电路模块并观察内部逻辑结构(Push into Symbol or Return to Calling Schematic)；(18)原理图检查(Check Schema

44、tic)。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统2输入一个电路符号例如，在电路原理图中输入一个反向门。单击电路原理图的快捷按钮，先在电路符号分类显示目录列表“Symbols Categories”窗口中找到“Logic”；然后在符号“Symbols”窗口中找到非门“inv”，非门inv的电路符号就粘在鼠标上，随着鼠标移动到电路原理图中指定的位置，单击鼠标左键，选中的电路符号就固定在指定的位置上，如图4-47所示。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-47 输入一个反向门第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统3旋转或移动电路

45、元件符号为了使电路原理图中的元件排列整齐，经常要旋转或移动电路元件符号。首先要选中该元件符号，单击按钮；然后将鼠标移动到需要调整的元件上，单击鼠标左键，该元件电路符号变成红色，表示已经选中该元件。选中某一个元件后，鼠标移动到选中的元件上，按下鼠标左键不放，选中的元件随着鼠标移动到指定的位置上。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统选中某一个元件后，同时按“Ctrl+R”键，将选中的元件顺时针方向旋转90。同时按“Ctrl+L”键，将选中的元件逆时针方向旋转90。同时按“Ctrl+M”键，将选中的元件旋转180。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4

46、删除一个电路元件符号选中某一个元件后，该元件电路符号变成红色，按“Del”键或选择“Edit”下拉菜单中的“Cut”选项，删除选中的元件。如果要消除选择标志的红色元件电路符号，只要将鼠标移动到电路原理图中任何一个没有任何符号的位置，单击鼠标左键，选择标志就会消除。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统5输入电路原理图按照上述方法，从符号元件中选2个4位移位寄存器模块SR4CE、2个非门INV、1个时钟缓冲驱动器IBUFG、2个输入缓冲驱动器IBUF和8个输出缓冲驱动器OBUF。用鼠标选中按钮，添加连线，在元件端口添加一段短线，为添加网线名称或设置I/O标注做准备。第4章I

47、SE 5.1i开发系统第4章ISE 5.1i开发系统用鼠标选中按钮，设置I/O标注，并且输入I/O端口名称。具体的电路原理图如图4-48所示。输出信号q的最高位q7通过一个非门连接到移位寄存器的最低位的输入端，构成一个8位循环移位寄存器。时钟输入信号为clk。清零输入信号clear为低电平时，输出信号是q均为低电平。移位允许控制信号ce为高电平时，输出信号q的低位向高位移位；ce信号为低/高电平时，停止移位。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统 q0OBUF q1OBUF q2OBUF q3OBUFQ0Q1Q2Q3CLRCCESLIQ0Q1Q2Q3CLRCCESLISR

48、4CE q4OBUF q5OBUF q6OBUF q7OBUFSR4CEINVINVIBUFGIBUFIBUFclearceclk图4-48 8位移位寄存器电路原理图第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-49 电路原理图错误检查信息第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统电路原理图输入完毕后，用鼠标选中原理图检查按钮，检查当前电路原理图的连接逻辑。如果原理图没有错误，将出现如图4-49所示的电路原理图错误检查结果，表示没有发现电路原理图的错误，否则，会提示发现的错误。第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统图4-50 SR4C

49、E的内部逻辑结构CLRDCECQ Q0Q0CLRDCECQ Q1Q1FDCEFDCECLRDCECQ Q2Q2CLRDCECQ Q3Q3FDCEFDCESLISLICECECCCLRCLR第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统参考3.3节所述的方法，完成综合、添加芯片管脚约束文件。下面是8位循环移位寄存器使用到的信号及其对应的管脚。#PACE:Start of Constraints extracted by PACE from the DesignNET clk LOC=P91;NET ce LOC=P65;NET clear LOC=P66;NET q0 LOC=P3

50、0;NET q1 LOC=P31;第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统NET q2 LOC=P32;NET q3 LOC=P34;NET q4 LOC=P40;NET q5 LOC=P41;NET q6 LOC=P43;NET q7 LOC=P44;第4章ISE 5.1i开发系统第4章ISE 5.1i开发系统4.5 状态转换图描述状态机状态转换图描述状态机有限状态机分为Moore型和Mealy型状态机。对于Moore型状态机，状态机的输出仅是当前状态的函数，因此输出信号的变化发生在输入时钟的边沿时刻；对于Mealy 型状态机，状态机的输出是当前状态和状态机输入的函数，因