第4章ALTERA的CPLD与FPGA器件08_09_27.pdf

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1、ALTERA的CPLD与FPGA器件ALTERA的CPLD与FPGA器件第四章一、一、Altera器件一般介绍器件一般介绍二、二、MAX 7000 系列器件系列器件三、三、FLEX10K系列器件系列器件四、四、边界扫描测试边界扫描测试一、一、Altera器件一般介绍器件一般介绍1、Altera 公司简介公司简介2、Altera 器件系列简介器件系列简介3、Altera 器件的用户器件的用户I/O引脚和典型可用门引脚和典型可用门4、Altera 器件的命名方法器件的命名方法5、Altera 器件性能特点器件性能特点Altera 公司简介?1983年在美国成立，总部位于加州圣何塞。?2006年销售

2、额为12.9亿美元。?2,600多名员工分布在19个国家中。?在全球有14,000个客户单位。（NASDAQ：ALTR）设计工具高密设计工具高密CMOS可编程逻辑器件知识产权可编程逻辑器件知识产权可编程的解决方案可编程的解决方案ALTERA的全世界制造能力的全世界制造能力委托 Sharp、TSMC、WaferTech 代工生产Altera 亚洲技术中心亚洲技术中心槟榔屿槟榔屿,马来西亚马来西亚全球性的研究与开发全球性的研究与开发欧洲技术中心High Wycombe,U.K.IC,Software and IP Design亚洲技术中心槟榔屿，马来西亚集成电路设计和测试工程62,000 Sq.F

3、oot Facility Supports up to 350 Employees2、Altera器件系列简介器件系列简介注：注：除除MAX系列为系列为CPLD外，其余均为外，其余均为FPGA。Altera的的PLDMAX系列系列ClassicMAX 3000A MAX 5000 MAX 7000MAX 7000SMAX 7000AMAX 7000B MAX 9000MAX FLEX系列系列FLEX 6000 FLEX 8000 FLEX 10KFLEX 10KAFLEX 10KBFLEX 10KVFLEX 10KEAPEX系列系列APEX 20K APEX 20KE APEX ACEX系列系

4、列ACEX 1KACEX 2KCyclone系列系列CycloneCyclone Stratix系列系列StratixStratix GXStratix Altera器件系列英文缩写器件系列英文缩写Classic An Altera device family based on Alteras original EPROM-based EPLD architecture.APEX An Altera embedded programmable logic device family based on the Advanced Programmable Embedded Matrix(APEXT

5、M)architecture,which integrates look-up table logic,product-term logic,and memory.先进的可编程单元阵列先进的可编程单元阵列FLEXFlexible Logic Element MatriX：柔性柔性(可更改可更改)逻辑单元阵列逻辑单元阵列MAX Multiple Array Matrix 多阵列多阵列ACEX An Altera device family of mid-density,look-up-table(LUT)-based programmable logic devices(PLDs)that of

6、fer the low cost and high performance needed for price-sensitive communications applications.2、Altera器件系列简介器件系列简介Altera公司目前提供了四大类十余个系列的公司目前提供了四大类十余个系列的CPLD产品产品:1、多阵列结构：、多阵列结构：MAX系列系列（MAX9000、MAX7000、MAX5000、MAX3000）Classic系列系列2、柔性、柔性(可更改可更改)逻辑单元阵列结构：逻辑单元阵列结构：FLEX系列系列（FLEX10K、FLEX8000及及FLEX6000）3、先进的

7、可编程单元阵列结构：、先进的可编程单元阵列结构：APEX系列系列(APEX 20K)、ACEX 系列系列(ACEX 1K)。4、新一代、新一代SOPC器件：器件：Stratix（层云）（层云）和和Cyclone（飓风）（飓风）2、Altera器件系列简介器件系列简介?MAX系列系列基于乘积项的结构，基于乘积项的结构，CPLD，器件编程数据可永久保存。，器件编程数据可永久保存。?MAX II系列系列2004年推出的第二代低成本年推出的第二代低成本MAX CPLD产品，采用新的查找表结构，产品，采用新的查找表结构，成本降低了一半成本降低了一半，功耗只有，功耗只有MAX系列的系列的1/10，性能是上

8、一代的两倍多。，性能是上一代的两倍多。?FLEX系列系列基于查找表的结构，业界第一个在基于查找表的结构，业界第一个在PLD中嵌入存储器块（中嵌入存储器块（EAB）的器件。）的器件。?APEX系列（支持系列（支持SOPC）第一种采用多核结构的第一种采用多核结构的PLD（集（集ESB（Embedded System Block)、查找表、查找表LUT、乘积项于一体，系统级芯片，集成度较高。、乘积项于一体，系统级芯片，集成度较高。2、Altera器件系列简介器件系列简介?ACEX系列系列结构与结构与FLEX10K系列器件类似，但工作电压更低（系列器件类似，但工作电压更低（2.5V和和1.8V），制作

9、工艺更先进，功耗更低。），制作工艺更先进，功耗更低。?Cyclone系列（支持系列（支持SOPC）2002年推出低成本年推出低成本FPGA Cyclone，2004年推出年推出Cyclone?Stratix系列（支持系列（支持SOPC）2002年推出高速度、高密度年推出高速度、高密度FPGA Stratix，2004年推出年推出Stratix。Altera器件的性能对照表器件的性能对照表FLEX 6000FLEX 6000查找表查找表连续式连续式SRAM721281.6万万 2.4万万MAX 9000MAX 9000乘积项乘积项连续式连续式连续式连续式连续式连续式连续式连续式连续式连续式EEP

10、ROMEEPROMEEPROMEEPROMEEPROM乘积项乘积项乘积项乘积项乘积项乘积项乘积项乘积项MAX 7000MAX 7000MAX 5000MAX 5000MAX 3000MAX 3000ClassicClassic5221636212281002268362121万万 1.8万万600 1万万600 3750600 5000300 900Altera CPLD结构演变示图结构演变示图P72 图图4.2全局连线全局连线可编程连线阵列可编程连线阵列增强型可编程连线阵列增强型可编程连线阵列Fast Track快速通道互连快速通道互连Fast Track快速通道互连快速通道互连Classi

11、cMAX5000MAX3000MAX7000FLEX10KFLEX8000FLEX6000MAX9000APEX20K所有的所有的Altera器件系列均采用器件系列均采用CMOS工艺工艺,其中一些系列经过不地改进其中一些系列经过不地改进,已采用了更为先进的工艺技术。下图归纳了已采用了更为先进的工艺技术。下图归纳了Altera器件的结这些结构保证了器件在各种集成度下都能够保持高性能。器件的结这些结构保证了器件在各种集成度下都能够保持高性能。3、Altera器件的用户器件的用户I/O引脚和典型可用门引脚和典型可用门器件系列器件系列 用户用户 I/O 引脚引脚 可用门可用门 Stratix GX 最

12、多 589 个 1057041250 个 LE Stratix II 最多 1173 个 15600179400 个 LE Cyclone II 最多 622 个 460868416 个 LE MAX II 最多 272 个 2402210 个 LE Stratix 4221234 1057079040 个 LE Cyclone 104301 291020060 个 LE APEX II 492 1140 120 万 630 万 APEX 20K 128 808 3 万 150 万 ACEX 1K 130 333 1 万 25 万 FLEX 10K 59 470 1 万 25 万 MAX 70

13、00 36 212 600 2 万 MAX 3000 44 208 600 5,000 1.FLEX系列系列EPF10K250 FLEX 10K系列，有2501000个可用逻辑门EPF6010FLEX 6000系列，有101000个可用逻辑门2.MAX系列系列EPM9320MAX 9000系列，有320个可用宏单元EPM7032MAX 7000系列，有32个宏单元EP610、EP910、EP1810 Classic系列*EPM240MAX 系列，有240个逻辑单元3.APEX系列系列EP20K1500APEX 20K系列，有15001000个可用逻辑门*EP2A90 APEX II系列，约有9

14、01000个LE可用门数，以K为单位4、Altera器件的命名方法器件的命名方法可用门数，以K为单位宏单元数宏单元数逻辑单元数逻辑单元数4.ACEX系列系列EP1K30 ACEX 1K系列，有301000个可用逻辑门-*5.Cyclone系列系列EP1C20Cyclone系列，约有201000个LEEP2C70Cyclone 系列，约有701000个LE*6.Stratix系列系列EP1S80Stratix系列，约有801000个LEEP2S180Stratix 系列，约有1801000个LE*7.Stratix GX系列系列EP1SGX40GStratix GX系列，约有401000个LE新

15、产品的容量均用LE数来衡量！新产品的容量均用LE数来衡量！4、Altera器件的命名方法器件的命名方法5、Altera 器件性能特点器件性能特点Altera器件采用先进的器件采用先进的CMOS技术，具有非常低的功耗和相当高的速度技术，具有非常低的功耗和相当高的速度;?采用连续式互连结构采用连续式互连结构,在整个芯片内提供快速、连续的信号延时在整个芯片内提供快速、连续的信号延时;?对芯片内部电路的改进也增强了系统性能。对芯片内部电路的改进也增强了系统性能。（1）高性能）高性能?Altera器件的集成度从器件的集成度从300门到超过门到超过1000万门万门,可用来设计、集成现有的各种逻辑器件可用来

16、设计、集成现有的各种逻辑器件,包括中、小规模及大规模标准逻辑器件、包括中、小规模及大规模标准逻辑器件、MCU、CPU、DSP及各种接口电路，直至实现单片系统（及各种接口电路，直至实现单片系统（SOC）。）。（2）高密度逻辑集成）高密度逻辑集成?Altera的快速、直观、易于使用的的快速、直观、易于使用的Quartus和和MAX+PLUS开发系统（软件）简单、易学，功能强大，能够有效的缩短用户的开发周期。开发系统（软件）简单、易学，功能强大，能够有效的缩短用户的开发周期。?使用使用Quartus或或MAX+PLUS开发系统进行工程设计、编译处理、仿真校验以及对器件下载编程一般只需几分钟到几小时。

17、开发系统进行工程设计、编译处理、仿真校验以及对器件下载编程一般只需几分钟到几小时。（3）较短的开发周期）较短的开发周期用用Altera器件设计器件设计1万门规模的逻辑系统所需要的典型时间。万门规模的逻辑系统所需要的典型时间。（4）高性能价格比）高性能价格比?Altera公司不断改进产品的开发与制造工艺公司不断改进产品的开发与制造工艺,10多年积累的经验使其工艺技术及制造工艺达到业界领先多年积累的经验使其工艺技术及制造工艺达到业界领先,因此能够提供性价比合理的可编程逻辑器件。因此能够提供性价比合理的可编程逻辑器件。（5）丰富的优化宏函数）丰富的优化宏函数为了进一步缩短设计周,Altera提供了M

18、egaCore宏函数并支持AMPP（Altera Megafunction Partners Program）功能。?宏函数具有高度的灵活性及固定功能器件所不能达到的性能宏函数具有高度的灵活性及固定功能器件所不能达到的性能,可用来实现如可用来实现如高速有限冲击响应（高速有限冲击响应（FIR）滤波器、总线协议（）滤波器、总线协议（PCI总线）、总线）、DSP、图像处理、高速网络通讯（包括异步传输方式（、图像处理、高速网络通讯（包括异步传输方式（ATM）、微处理器及标准外设接口电路）、微处理器及标准外设接口电路等。等。?作为复杂的作为复杂的系统级功能系统级功能,Altera的宏函数是由预先验证过的

19、硬件描述语言（的宏函数是由预先验证过的硬件描述语言（HDL）设计的。）设计的。（6）在系统可编程）在系统可编程(ISP)?Altera器件的在系统可编程性器件的在系统可编程性(ISP)提高了设计灵活性提高了设计灵活性,简化了样品制做过程及流水线生产过程简化了样品制做过程及流水线生产过程,并且可以对产品进行快速而有效的现场升级并且可以对产品进行快速而有效的现场升级。?Altera的的ISP使用使用IEEE1149.1标准的标准的JTAG测试端口测试端口,可以在一个独立的生产过程中对器件进行编程可以在一个独立的生产过程中对器件进行编程,并可以对在板（并可以对在板（PCB板）器件进行功能测试。板）器

20、件进行功能测试。二、二、MAX 7000 系列器件系列器件1、1、概述概述2、2、Altera MAX 7000 结构Altera MAX 7000 结构3、3、MAX7000器件特性设定MAX7000器件特性设定1、概述、概述主要有主要有3个系列产品：个系列产品：MAX 7000、MAX 7000S、MAX 7000EMAX 7000 主要特征MAX 7000 器件特性表MAX 7000 器件型号说明MAX 7000 系列器件封装形式MAX 7000 主要特征MAX 7000 器件特性表MAX 7000 器件型号说明MAX 7000 系列器件封装形式MAX 7000 主要特征主要特征?基于基

21、于Altera的第二代的第二代MAX架构的架构的CPLD器件。器件。?600 5,000 可用门。可用门。?32256 宏单元，每个宏单元可支持宏单元，每个宏单元可支持32个乘积项。个乘积项。?E2PROM编程实现组合和时序逻辑函数，可编程擦除次数在编程实现组合和时序逻辑函数，可编程擦除次数在100次以上。次以上。?支持速度支持速度/功率优化设计，支持摆率优化设计。功率优化设计，支持摆率优化设计。?支持多电压工作，核心工作电压支持多电压工作，核心工作电压5V，I/O接口电压接口电压3.3V。?通过通过MAX+PLUS II 进行系统开发。进行系统开发。MAX 7000E/S系列器件特性系列器件

22、特性?6个由引脚或是由逻辑驱动的输出使能信号。个由引脚或是由逻辑驱动的输出使能信号。?2个可选为反相工作的全局时钟信号。个可选为反相工作的全局时钟信号。?增加了连线资源。从增加了连线资源。从I/O引脚到宏单元寄存器的专用路径，提供很短的建立时间。引脚到宏单元寄存器的专用路径，提供很短的建立时间。?输出电压摆率的编程控制。输出电压摆率的编程控制。?可编程保密位，全面保护专利设计。可编程保密位，全面保护专利设计。?可编程触发器具有单独的清除、置位、时钟和时钟使能。可编程触发器具有单独的清除、置位、时钟和时钟使能。MAX 7000E 系列是系列是MAX 7000产品中的高密度器件，它们增加了如下特性

23、：产品中的高密度器件，它们增加了如下特性：MAX 7000S除了具有除了具有 MAX 7000E的特性之外，还具有的特性之外，还具有ISP、JATA BST 和集电极开路输出的特性。和集电极开路输出的特性。MAX 7000 器件特性表MAX 7000 器件特性表特性特性可用门宏单元用户可用引脚可用门宏单元用户可用引脚tPD(ns)fCNT(MHz)EPM7256S3,2001601046.0149.3EPM7160S3,7501921247.5125.0EPM7032S60032365.0175.4EPM7064S1,25064685.0175.4EPM7128S2,5001281006.01

24、47.1EPM7192S5,0002561647.5128.2MAX 7000S 系列特性表MAX 7000S 系列特性表MAX 7000AE 系列特性表系列特性表特 性特 性可用门宏单元用户最大可用引脚可用门宏单元用户最大可用引脚tPD(ns)fCNT(MHz)EPM7256AE5,0002561646.0156.3EPM7512AE10,0005122127.5119EPM7032AE60032364.5192.3EPM7064AE1,25064684.5192.3EPM7128AE2,5001281005.0181.8MAX 7000器件型号说明器件型号说明例1 EPM 7128S T

25、C 100-7EPM：家族标识：家族标识(可擦除可编程可擦除可编程MAX器件）器件）7：7000系列系列128：宏单元数量：宏单元数量S：器件类型：器件类型T：封装类型：封装类型(L：PLCC,T:TQFP.)C：使用环境：使用环境(商业商业Commercial,工业工业Industrial)100：引脚数量：引脚数量(number of pins on the package)-7：速度级别：速度级别(ns)速度级别后可能还有后缀速度级别后可能还有后缀(作为特殊器件的特征作为特殊器件的特征)例例2 EPM 7064S L C 44-5是使用在商业环境、是使用在商业环境、44 引脚、引脚、PL

26、CC 封装、速度级别是封装、速度级别是5 ns 的的CPLD器件。器件。Erase Programable MAXMAX 7000 系列器件封装形式系列器件封装形式PLCC封装：封装：塑料有引线芯片载体封装，塑料有引线芯片载体封装，(Plastic Leaded Chip Carrier)PQFP封装：封装：塑料方型扁平封装塑料方型扁平封装(Plastic Quad Flat Package)TQFP封装：封装：小型方型扁平封装小型方型扁平封装(Tiny Quad Flat Package)BGA封装：封装：球栅阵列封装球栅阵列封装(Ball Grid Array Package)PLCC封装

27、封装PLCC封装：塑料有引线芯片载体封装，封装：塑料有引线芯片载体封装，(Plastic Leaded Chip Carrier)PQFP封装封装PQFP封装：塑料方型扁平封装封装：塑料方型扁平封装(Plastic Quad Flat Package)TQFP封装封装TQFP封装：小型方型扁平封装封装：小型方型扁平封装(Tiny Quad Flat Package)封装与引脚数量封装与引脚数量同种型号器件同种型号器件封装不同封装不同可用引脚数量可用引脚数量也不同也不同2、Altera MAX 7000 结构结构?Altera MAX 7000 结构Altera MAX 7000 结构?逻辑阵列

28、块(LAB)逻辑阵列块(LAB)?扩展乘积项扩展乘积项?可编程连线阵列（PIA）可编程连线阵列（PIA）?I/O控制块I/O控制块Altera MAX 7000 结构结构MAX 7000逻辑阵列块逻辑阵列块(LAB)可编程连线阵列（可编程连线阵列（PIA）I/O控制块控制块(I/O B)另外，有另外，有4个专用全局输入信号：时钟、清除及两个使能信号。个专用全局输入信号：时钟、清除及两个使能信号。提供信号互相传递的通道（路径）提供信号互相传递的通道（路径）对引脚按设计的需求进行编程配置对引脚按设计的需求进行编程配置。例如将引脚设置为输入、输出、漏极开路、摆率控制、多电压。例如将引脚设置为输入、输

29、出、漏极开路、摆率控制、多电压I/O接口等等。接口等等。实现逻辑功能的主体实现逻辑功能的主体Altera MAX 7000 结构结构MAX 7000逻辑阵列块逻辑阵列块(LAB)宏单元宏单元1宏单元宏单元16可编程连线阵列（可编程连线阵列（PIA）I/O控制块控制块(I/O B)逻辑阵列乘积项选择矩阵可编程触发器逻辑阵列乘积项选择矩阵可编程触发器4个专用全局输入信号：时钟、清除及两个使能信号个专用全局输入信号：时钟、清除及两个使能信号MAX 7000S/E 的逻辑阵列块的逻辑阵列块(LAB)GCLK1OE2/GCLk2OE1GCLRnPIAI/OControlBlockI/OControlBl

30、ock6 to 12I/O pins6 to 12I/O pinsMacrocells1 to 8Macrocells9 to 16LAB A6 to 1216366 to 12Macrocells33 to 40Macrocells41 to 48LAB C6 to 1216366 to 12I/OControlBlockI/OControlBlock6 to 12I/O pins6 to 12I/O pinsMacrocells49 to 56Macrocells57 to 64LAB D6 to 1216366 to 12Macrocells17 to 24Macrocells25 to

31、 32LAB B6 to 1216366 to 126 to 126 to 126 to 126 to 126 Output Enables6 Output Enables66MAX 7000S/E 的逻辑阵列块的逻辑阵列块(LAB)GCLK1GCLk2OE1GCLRnPIAI/OControlBlockI/OControlBlock6 to 12I/O pins6 to 12I/O pinsMacrocells1 to 8Macrocells9 to 16LAB A6 to 1216366 to 12Macrocells33 to 40Macrocells41 to 48LAB C6 to

32、1216366 to 12I/OControlBlockI/OControlBlock6 to 12I/O pins6 to 12I/O pinsMacrocells49 to 56Macrocells57 to 64LAB D6 to 1216366 to 12Macrocells17 to 24Macrocells25 to 32LAB B6 to 1216366 to 126 to 126 to 126 to 126 to 126 Output Enables6 Output Enables66一个器件由多个逻辑块LAB组成；一个LAB由16个宏单元LE组成；16个宏单元分成两组。41逻

33、辑宏单元逻辑宏单元(LE)GlobalClockGlobalClear36 ProgrammableInterconnectSignals16 ExpanderProduct Termsto I/OControlBlock7000S/E has two Global ClockProduct-TermSelectMatrixVCCDENAPRnCLRnQClearSelectClock/EnableSelectRegisterBypassShared LogicExpandersParallel LogicExpanders(from other MCs)to PIAProgrammableR

34、egister并联逻辑扩展（来自其他宏单元中未用的乘积项）乘积项选择矩阵来自PLA的36个信号共享逻辑扩展器Clk和使能选择清除选择可编程触发器全局清全局时钟共16个扩展乘积项，可作为公共乘积项MAX 7000/S/E 逻辑宏单元42逻辑宏单元逻辑宏单元(LE)GlobalClockGlobalClear36 ProgrammableInterconnectSignals16 ExpanderProduct Termsto I/OControlBlock7000S/E has two Global ClockProduct-TermSelectMatrixVCCDENAPRnCLRnQClea

35、rSelectClock/EnableSelectRegisterBypassShared LogicExpandersParallel LogicExpanders(from other MCs)to PIAProgrammableRegister并联逻辑扩展（来自其他宏单元中未用的乘积项）乘积项选择矩阵来自PLA的36个信号共享逻辑扩展器Clk和使能选择清除选择可编程触发器全局清全局时钟共16个扩展乘积项，可作为公共乘积项?每个宏单元由每个宏单元由5个乘积项组成。个乘积项组成。?这些乘积项可作为或门、异或门的输入以实现组合逻辑函数。这些乘积项可作为或门、异或门的输入以实现组合逻辑函数。?或

36、者可作为触发器的辅助输入，实现置位、复位、时钟等信号。或者可作为触发器的辅助输入，实现置位、复位、时钟等信号。?每个宏单元有每个宏单元有一个一个乘积项可以反相后送回逻辑阵列，供乘积项可以反相后送回逻辑阵列，供LAB中的其他宏单元共享。中的其他宏单元共享。扩展乘积项扩展乘积项尽管大多数逻辑功能可以用每个宏单元中的尽管大多数逻辑功能可以用每个宏单元中的五个乘积项五个乘积项实现。但对于更复杂的逻辑功能，还需要用更多的乘积项来实现，这时可以实现。但对于更复杂的逻辑功能，还需要用更多的乘积项来实现，这时可以利用另外一个宏单元利用另外一个宏单元提供所需的逻辑资源。提供所需的逻辑资源。MAX 7000的结构

37、允许利用的结构允许利用共享扩展乘积项共享扩展乘积项和和并联扩展乘积项并联扩展乘积项（统称扩展项统称扩展项），作为附加的乘积项直接输送到本），作为附加的乘积项直接输送到本LAB的任一宏单元中。利用的任一宏单元中。利用扩展乘积项扩展乘积项可保证在逻辑综合时，用尽可能少的逻辑资源得到尽可能快的工作速度。可保证在逻辑综合时，用尽可能少的逻辑资源得到尽可能快的工作速度。（1）共享乘积项）共享乘积项局部连线共享扩展项提供的“与非”乘积项宏单元的乘积项逻辑宏单元的乘积项逻辑?共享扩展项就是由每个宏单元提供一个共享扩展项就是由每个宏单元提供一个未投入使用的乘积项未投入使用的乘积项，并将它们反相后反馈到逻辑阵列

38、中，以便于集中使用。，并将它们反相后反馈到逻辑阵列中，以便于集中使用。?每个每个LAB最多有最多有16个个共享扩展项。共享扩展项。?每个共享扩展乘积项可被所在的每个共享扩展乘积项可被所在的LAB内任意或全部宏单元使用和共享。内任意或全部宏单元使用和共享。?采用共享扩展项后会产生一个较短的延时采用共享扩展项后会产生一个较短的延时tSEXP。乘积项选择矩阵能反馈的前提是本身宏单元未使用该乘积项。（2）并联扩展项?并联扩展项是并联扩展项是利用利用LAB中没有使用宏单元和他们的乘积项中没有使用宏单元和他们的乘积项，这些乘积项可以分配到，这些乘积项可以分配到临近临近的宏单元中去，以实现高速复杂的逻辑功能

39、。的宏单元中去，以实现高速复杂的逻辑功能。?每个每个LAB由两组宏单元组成，每组含有八个宏单元，这两组宏单元形成两个出借或借用并联扩展项的链。由两组宏单元组成，每组含有八个宏单元，这两组宏单元形成两个出借或借用并联扩展项的链。一个宏单元可从一个宏单元可从较小编号较小编号的宏单元中借用并联扩展项的宏单元中借用并联扩展项。?并联扩展项允许多达并联扩展项允许多达20个乘积项个乘积项直接馈送到宏单元的直接馈送到宏单元的“或或”逻辑中，其中五个乘积项由宏单元本身提供，另逻辑中，其中五个乘积项由宏单元本身提供，另15个并联扩展项由该个并联扩展项由该LAB中临近的宏单元提供。中临近的宏单元提供。例如，宏单元

40、例如，宏单元8能从宏单元能从宏单元7、或从宏单元、或从宏单元7和和6，或从宏单元，或从宏单元7、6和和5中借用并联扩展项。中借用并联扩展项。（2）并联扩展项多达多达20个乘积项直接馈送到宏单元的个乘积项直接馈送到宏单元的“或或”逻辑中。逻辑中。一个宏单元可从较小编号的宏单元中借用并联扩展项。一个宏单元可从较小编号的宏单元中借用并联扩展项。其中五个乘积项由宏单元本身提供，另其中五个乘积项由宏单元本身提供，另15个并联扩展项由该个并联扩展项由该LAB中临近的宏单元提供中临近的宏单元提供12354可编程连线阵列（可编程连线阵列（PIA）?通过在可编程连线阵列（通过在可编程连线阵列（PIA）上布线，）

41、上布线，把各个把各个LAB相互连接而构成所需的逻辑相互连接而构成所需的逻辑。通过在。通过在PIA上布线，可把器件中任一信号源连接到其目的端。上布线，可把器件中任一信号源连接到其目的端。?所有所有MAX 7000S/E器件的器件的专用输入、专用输入、I/O和和宏单元输出宏单元输出均馈送到均馈送到PIA，PIA 再将这些信号送到这些器件内的各个地方。只有每个再将这些信号送到这些器件内的各个地方。只有每个LAB所需的信号，才真正给它布置从所需的信号，才真正给它布置从PIA到该到该LAB的连线。的连线。?在掩膜或现场可编程门阵列（在掩膜或现场可编程门阵列（FPGA）中，基于通道布线方案的延时是累加的、

42、可变的和与路径有关的；而）中，基于通道布线方案的延时是累加的、可变的和与路径有关的；而MAX 7000S/E的的PIA具有固定的延时具有固定的延时。因此，。因此，PIA 消除了信号之间的延迟偏移，使得时间性能更容易预测。消除了信号之间的延迟偏移，使得时间性能更容易预测。I/O控制块控制块?I/O控制块允许每个控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。引脚单独地配置为输入、输出和双向工作方式。?所有所有I/O引脚都有一个引脚都有一个三态缓冲器三态缓冲器，它由全局输出使能信号中的一个控制，或者把使能端直接连接到地（，它由全局输出使能信号中的一个控制，或者把使能端直接连接到地（G

43、ND）或电源（）或电源（VCC）上。）上。?当当三态缓冲器的控制端接地时，输出为高阻态三态缓冲器的控制端接地时，输出为高阻态。此时，。此时，I/O引脚可用做引脚可用做专用输入引脚专用输入引脚。当三态缓冲器的控制端接高电平时，输出有效。当三态缓冲器的控制端接高电平时，输出有效。?可设置速度可设置速度/电量控制电量控制每一个宏单元能被设置成高速每一个宏单元能被设置成高速(Turbo Bit on)或者省电或者省电(Turbo Bit off)工作模式。工作模式。?斜率控制斜率控制每个输出缓冲区都具有输出脉冲边沿斜率编程改变功能，以适应信号低噪声输出和高速输出要求。每个输出缓冲区都具有输出脉冲边沿斜

44、率编程改变功能，以适应信号低噪声输出和高速输出要求。?漏极开路输出选项漏极开路输出选项每一个每一个MAX 7000S和和MAX 7000AE I/O引脚都能设置成漏极开路输出状况。引脚都能设置成漏极开路输出状况。?除了除了44-Pin的器件外，所有的的器件外，所有的MAX 7000 系列器件都支持系列器件都支持3.3V或或5.0V I/O操作操作I/O控制块控制块3、MAX7000器件特性设定器件特性设定（1）速度）速度/功耗配置功耗配置（2）多电压（）多电压（Multivolt）I/O接口配置接口配置（3）漏极开路（）漏极开路（OpenDrain）配置）配置（4）电压摆率控制）电压摆率控制(

45、SlewRate)选项选项（6）MAX7000器件的加密设计器件的加密设计（5）JTAG边界扫描支持边界扫描支持（1）速度）速度/功耗配功耗配MAX 7000器件器件提供省电工作模式，它可使用户定义的信号路径或整个器件工作在低功耗状态。提供省电工作模式，它可使用户定义的信号路径或整个器件工作在低功耗状态。这种特性可使总功耗下降到这种特性可使总功耗下降到50%或更低。这是因为，在许多逻辑应用中，所有门中只有小部分电路需要工作在最高频率或更低。这是因为，在许多逻辑应用中，所有门中只有小部分电路需要工作在最高频率可以把可以把 MAX 7000系列器件中每个独立的宏单元编程为系列器件中每个独立的宏单元

46、编程为高速高速（打开（打开Turbo位）位）或低速或低速（关断（关断Turbo位）工作模式。在设计中，通常使影响速度的关键路径工作在高速，而其它部分工作在低功耗状态。位）工作模式。在设计中，通常使影响速度的关键路径工作在高速，而其它部分工作在低功耗状态。工作在低功耗状态的宏单元会附加一个微小的延时工作在低功耗状态的宏单元会附加一个微小的延时tLPA。AssignDevice-Device Options?MAX7000系列器件（除了系列器件（除了44引脚的器件外）引脚的器件外）具有多电压接口的特性具有多电压接口的特性,也就是说也就是说,MAX7000可以与不同电源电压的系统接口。可以与不同电源

47、电压的系统接口。?所有封装中的所有封装中的5V器件都可以将器件都可以将I/O设置在设置在3.3V或或5.0V下工作。下工作。?这些器件设有这些器件设有VCCINT和和VCCIO等等两组两组VCC引脚引脚,它们分别用于内部电路和输入缓冲器及它们分别用于内部电路和输入缓冲器及I/O输出缓冲器输出缓冲器,。（2）多电压（）多电压（Multivolt）I/O接口配置接口配置多电压（多电压（Multivolt）I/O接口接口?非非MAX7000AE器件的器件的MAX7000系列器件的系列器件的VCCINT引脚引脚必须始终接到必须始终接到5.0V电源。在这个电源。在这个VCCINT电平下电平下,输入电压是

48、输入电压是TTL电平并同电平并同3.3V和和5.0V输入兼容。输入兼容。?根据输出的要求根据输出的要求,VCCIO引脚可连到引脚可连到3.3V或或5.0V电源。电源。?当当VCCIO接接5.0V电源时电源时,输出电平和输出电平和5.0V系统兼容系统兼容;?当当VCCIO接接3.3V电源时电源时,输出电平和输出电平和3.3V系统兼容。系统兼容。?当当VCCIO低于低于4.75V时时,将增加一个微小的短延时。将增加一个微小的短延时。（3）漏极开路（）漏极开路（OpenDrain）配置）配置?MAX 7000A,MAX 7000B,MAX 7000AE,and MAX 7000S系列器件每个系列器件

49、每个I/O引脚都有一个类同于集电极开路输出控制的引脚都有一个类同于集电极开路输出控制的OpenDrain输出配置选项。输出配置选项。AssignGlobal Project Logic Synthesis（4）电压摆率控制）电压摆率控制(SlewRate)选项选项?MAX7000E/S的每一个的每一个I/O引脚的输出缓冲器输出的电压摆率都可以调整引脚的输出缓冲器输出的电压摆率都可以调整,即即可配置成低噪声方式或高速性能方式可配置成低噪声方式或高速性能方式。AssignLogic Option Define Synthesis Style（4）电压摆率控制）电压摆率控制(SlewRate)选项选

50、项?较快的电压摆率较快的电压摆率能为高速系统提供高速转换速率能为高速系统提供高速转换速率,但它同时会给系统引入更大的噪声。但它同时会给系统引入更大的噪声。低电压摆率能低电压摆率能减少系统噪声减少系统噪声,但同时也会产生但同时也会产生4ns5ns的附加延迟。摆率控制连到的附加延迟。摆率控制连到Turbo位。位。?当当Turbo位接通时位接通时,电压摆率设在电压摆率设在快速状态快速状态。这种设置应当仅用在系统中影响速度的关键输出端。这种设置应当仅用在系统中影响速度的关键输出端,并有相应的抗噪声措施。并有相应的抗噪声措施。?当当Turbo位断开时位断开时,电压摆率设置在低噪声状态电压摆率设置在低噪声