时序逻辑电路的设计与实现.docx
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时序逻辑电路的设计与实现一、任务要求要求利用Verilog硬件描述语言、图形描述方式、IP核，结合数字系统设计方法，在Quartus 开发环境下进行实现。二、内容任务8定时器设定定时时间，定时开始后随着时钟输入，数码管显示值递减，直到为o时返回设定值重新开始。功能要求：1、可以设60内任何时间作为倒计时的起点。2、倒计时计数状态用2位数码管显示；计时结束时用1只彩灯作为提示。任务11学号显示器功能要求：1、用一个数码管周期循环显示学号。2、每个数字持续一个时钟周期；用一个按键实现复位；显示最后一个数字的同时，有一个 独立的发光二极管点亮。三、实验步骤1 .创立一个子目录，并新建一个工程；2 .建立一个Verilog HDL文件，将该文件加入工程并编写相应代码保存，编译整个工程；3,对设计工程进行仿真验证，仿真可以采用EDA软件自带仿真工具，或者采用Modelsim 软件实现，记录仿真波形图；4 .根据FPGA开发板使用说明书，对设计文件中的输入、输出信号进行分配引脚，与功 能要求逐个对应；
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- 关 键 词：
- 时序 逻辑电路 设计 实现
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