2.5D 3D 半导体封装技术：趋势与创新.docx

《2.5D 3D 半导体封装技术：趋势与创新.docx》由会员分享，可在线阅读，更多相关《2.5D 3D 半导体封装技术：趋势与创新.docx（8页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、半导体2.5D/3D封装技术：趋势和创新摘要电子行业正在经历半导体封装技术的再兴。越来越多的创新性的3D封装方法已经开展，是电子工厂能够 去最大化他们的产品功能。通过整合多个芯片到一个封装模组中，产品板可以明显的比它们的前辈更小， 并且更短的内部互联使得其在电气性能和功能能力上都有很大的改善多芯片封装通常使用一些类型的几 基板中介层作为一个基础层。在一个基板上封装半导体芯片本质上与在引线框上使用标准I/C封装是相同 的，然而，用于3D应用的基于基板的IC封装可以采用更广泛的材料和有集中可替代选择的工艺可以用于 它们的封装。已经实施了某种形式的3D封装技术的公司在芯片堆叠和封装堆叠技术上都取得了

2、城东，但 是这些封装方法还不能总是满足新一代大规模多功能处理器的复杂性。许多新的半导体家族正在出现，他们需要比传统的有机基板制造技术更大的互联密度。两种替代基材已经 开展成为更适合当前和未来的，超高密度封装中介应用硅和玻璃。然而供应玻璃基板中介层的基础设施 目前正在有很多组织在开发，但硅基中介层供应基础设施已经很好建立起来。这篇文章论述了当前3D封装创新的积极和消极方面，以及解决基于硅和玻璃的中介层制造所面临的挑战。 该文章还将参考3D封装标准，并从多个行业来源，路线图和市场预测中认识创新技术。介绍大多数半导体芯片元件继续采用在周边边缘设计键合点的方式。对于广泛的应用，无论是单个还是多芯片 堆

3、叠封装流程都可能继续采用传统面朝上的芯片贴装和导线焊接的方法。然而，使用焊线焊接内部互联作 为终端连接的唯一方法是有一些限制的，因为它需要大量的外表积来适应芯片到中介层焊线互联的过程。 关于在芯片堆叠封装，管理数百个内部互联线路的布局和它们的轮廓限制将需要大量的规划。虽然在过程精进和系统开发上以及取得了很大的进步，但是方法将会有很大的不同。为了确保2.5D和3D 封装应用的强大基础设施，行业将需要一定程度的协调和标准化。有许多多芯片封装的问题需要去解决， 包括： 为多芯片封装选择合适的组件功能为半导体元件建立一个可靠的来源 指定物理和环境操作条件定义封装设计约束和理解过程协议 规定电气测试方法

4、和封装后检查标准3D半导体封装创新在当前的十年里，该行业已经开发了一系列令人印象深刻的多芯片解决方案。大多数的创新利用了现存的 封装制造基础设施，而其他的创新往往需要开发特定的材料和工艺系统。有机中介基板看起来将会继续在 大多数的多芯片封装应用中依然非常流行。为了能够更有效的处理多个芯片组，基板会以面板和条状形式 提供。关于封装，当将两个或更多半导体堆叠在一个中介基板以便进行弓I线键合封装时，理想情况下这个 芯片元件的轮廓将会逐渐变小。这种分层或者金字塔形式已经非常成功，通常提供最低的整体多芯片封装 外形。在这种配置下，每个芯片元件一次连接在另一个的顶部，逐渐变小的芯片轮廓模型使得所有芯片的边

5、缘进 行一次引线键合工艺。Figure 1. Three-die, wire-bond semiconductor assembly (Example Source: Intel Corporation)在塑封操作之后，合金球触点通常以现在非常熟悉的阵列方式形式应用于中介层的相对外表，已使用电器 测试和最终将成品封装品安装到下一级封装件上。因为这些异构芯片元件封装在一个高密度的中介层上， 所以著信号的路径会非常短，有助于提高操作速度和降低功耗。尽管多芯片封装技术已经到达了成熟的水 平，但是当在堆叠芯片中有一个或多个学校芯片不能到达它们的预期水平或者完全失效时，封装组装成品 良率可能就会受到不利

6、影响。当芯片元件有相同的或几乎相同的轮廓时，在芯片之间添加薄硅片以 适应导线连接回路的高度。在图2中提供的例如表示一个使用多个相同轮廓半导体芯片晶圆堆叠的封装组件。Figure 2. Same size die stack using spacers (Example Source: Dimation)对于许多个人手持产品的应用而言，过高的整体包装高度可能是一个非常关键的障碍。例如，相同大小的 芯片元件通常表示内存功能，不像上面提到的分层级芯片封装，内存芯片堆叠过程是低效的。尽管所有内 存芯片元件都被封装在一个公共的中阶层上，且在进入下一个阶段工艺之前，每个芯片元件的芯片贴装和 引线键合的工艺

7、必须完成。即使芯片元件已经可以被制作的很薄，但由于添加垫片和引线键合回路形貌所 产生的累计堆叠高度依然可能无法满足所有封装轮廓的要求。针对异构集成应用的3D POP (Package on Package)封装方案将内存和逻辑功能组合在一个封装包中通常需要妥协测试效率和整体封装成品良率。垂直安装一个或多个 预封装芯片元件(Package on Package)已经开展成为芯片堆叠的优先替代方案，特别对于需要多个异构 半导体芯片元件的应用，和别离不同逻辑和存储功能已经被证明非常有效的。逻辑芯片元件通常比内存元 件具有更大的轮廓和更多的I/O。因此，作为基板或者下部封装局部同会容纳逻辑芯片而于逻辑

8、相关的内 存芯片将会部署在封装的上部。此外，封装局部可能同时用到引线键合和倒装芯片两种封装发方法o倒装芯片将实现显著的封装内互联能力和提供一个更低的底部封装形貌。图三所示的这种设计允许塑封 材料延申到底部中阶层的边缘，以最小化封装翘曲，并利用贯穿摸具通孔(TMV:Through mold via)实现上 部和下部之间的节距接触更小、更紧密。Figure 3. Package-on-Package (PoP) (Example source: 1PC-7091)尽管PoP应用需要两个衬底中介层，但单独测试的封装局部的连接事实证明更加经济。虽然广泛使用，许多更先进的3D封装解决方案在批量生产之前需

9、要大量工程资源，但是有些变体在使用 前将需要开发者的授权。阵歹IJ POP键合为了克服上述传统PoP封装方法的局限性，因此提供了一种高密度基板互联的替代方案。通过阵列键合 工艺可以答复减小下部和上部封装分布之间的接触间距。阵列键合概念的主要特点是使用商用的有机基本 材料和传统引线键合系统去提供紧密间隔的铜柱接触点，铜柱是上下封装局部的电气接口。在图4的阵列 封装集合的上下局部插图中有详细展示。Figure 4. 14.0mm x 14.0mm. 1000 I/O, 240pm pitch Bond Via Array Package-on-Package (Source: Invensas (

10、. orporalion)在芯片安装和引线键合完成后，通过阵列键合的基板是完全密封的，从而在密封的下部封装半导体的注塑 化合物内物理的加固薄铜。使用该工艺可以减小接触间距，从而在PoP周边堆叠安排中轻松适应更多内 部互联。这种互联技术适用于多种3D封装，包括多行平面矩阵，扇入或扇出阵列，以及平面或阶梯注塑 设计。此外，阵列键合技术使用当前的引线键合封装基础设施实现高密度，垂直形貌的内部互联，以及铜 线的长度可以延伸到一个精准的高度以便适用上下封装形貌的不同的变化。这种通过阵列键合的PoP封 装的开发人员表示，该工艺有可能提供最小到lOOum的接触间距，比目前使用锡球配置的PoP技术所提 供的间

11、距近的多。铜线接触点从夏季版的上外表延申出来，与行封装的下外表的锡球焊点对齐(Fig.5) .此外，封装间的紧 密耦合也有助于功率管理。Solder bumped upper.package sectionBond Via Array prepared lower.package sectionrrrrFigure 5. Bond Via Array, Ultra Fine Pitch Copper Post Interconnect(Source: Invensas Corporation)不断开展的2.5D中介层技术比目前的有机基板制造技术提供更高的内部互连密度的新的半导体技术正在出现。两

12、个替代的基础材料已 经被证明对当前和未来高密度封装应用更合适。这两种具备物理特性被认为最适应高密度中介层的材料是 硅和玻璃。然而，这两种材料需要采用独特的开孔形式和金属化方法来实现从中介层一端到另一端界面。 这个词硅通孔TSV是应用于基于硅中介层的微型烧刻蚀和电镀通孔特征。同样的，在玻璃中介层中提供类 似特征的被称为玻璃通孔TGV。相较于硅中介层供应链的成熟，玻璃中介层的供应基础设施正在开展中/ 硅中介层制造为了使TSV成为2.5D中介层和3D芯片堆叠封装的可行内部互联解决方案，已经投入大量资源。为了准 备YSV技术，首先在硅片的一侧形成小直径孔。这种作业最城建的巩义市使用深度反响离子刻蚀工艺

13、(DRIE)。孔刻蚀的工艺也称作“脉冲”或“时间复用”刻蚀，该工艺在两种模式之间重复交替，以获得 近似垂直的孔结构。在脉冲刻蚀过程中，在通孔侧壁上自然形成钝化层，以阻止进一步的化学刻蚀和去 通孔侧壁内的进一步额外刻蚀。这些刻蚀/沉积步骤是重复进行的，知道烧蚀到所需的深度(Fig.6).Figure 6. Via formation using deep reactive-ion etching (DR1E) process (Example source: SAMCO Systems)100 pm虽然一直可以在硅基上刻蚀通孔，通常的做法是在预定深度处停止刻蚀过程，以便在金属化工艺中更好的 促进

14、通孔填充。在准备通孔填充时，首先应用一层铜或鸨的种子层，以便能够电镀完成通孔填充所需要的额外的铜。电镀 通常用于尺寸在5um-20um之间的通孔。为了最终在晶圆的相对外表访问金属化的铜填充的通孔，需要 使用淹没和等离子体刻蚀工艺的组合。最终采用进一步的图案电镀工艺来提供外表互联特征。如图7所示。Aodmve copperQFilled copper vias conductor features100umFigure 7. Copper filled TSV interface between the interposers top and bottom surface（Example sou

15、rce: STA TSChipPac）由于其低电阻率和良好导电特性，铜已经成为中介通孔和电路电镀的首选合金。为了准备在硅晶圆外表形 成铜组件终端节点（接地模式）和导体，制造商首先在晶圆外表溅射一层金属合金。促进粘附力的金属包 括：镇（Ni）、钥（M。）、貉（Cr）、鸨（W）和钛（Ti）。然后在这些基材上电镀更加导电的金属如铜、金、 锡和把。然后根据电镀的团通过硅外表化学刻蚀去除剩余的助粘层次，然后通过光刻形成钝化层来绝缘和 保护剩下的导电电路图案。玻璃中介层制造由于玻璃比硅具有更低的介电损耗，且本钱比硅低得多，因此玻璃在中介层方面的应用的势头越来越大。 玻璃不同于硅片，因为玻璃的厚度、面板尺寸

16、和形状（圆形，方形和矩形）比硅提供更多的工艺变化。关 于面板形状，可以提供高达500mm*500mm的面板板级封装系统进行芯片放置。形成TGV通孔的方法包括激光（C02.准分子，UV）,静电放电、机械钻孔，化学刻蚀和包括这些工艺的 组合。对于机械钻孔，常用的是一种微米喷砂方法。通常，10um被认为是TGV的最小孔径，但是，基于 烧刻蚀方法和系统设置，如果需要开孔可以被进一步优化。有几种方法可以可以用于玻璃技术化，保罗铜 合金电镀，银和铜锡膏，银和铜墨。为了在金属和玻璃之间获得最好的更好的结合力，需要采用外表处理 和一些与硅不同的中介层，玻璃是之中自然绝缘材料，在电镀前不需要覆盖阻挡层（图8）。

17、Figure 8. Metallized TGV X-ray Images (Example source: Dai Nippon Printing)3D系统级封装技术系统级封装开展的最基本驱动力是在不增加产品尺寸的情况下去增加产品功能和性能。行业分析师预测， 即使移动电子市场将会继续显著增长，同样电信市场需求也在扩大。智能手机和平板电脑的开发者已经采 用多喝处理器，并体验到更大的内存与处理器带宽。然而，制造者正在持续开发基于显著扩展和更快工艺 的半导体能力。这些新一代多核处理器比他们的前辈具有更多的I/O并且芯片外轮廓到I/O的比例也有 明显减小。虽然芯片元件可以提供一个均匀准列接触模型，但

18、阵列接触间距太小无法安装到传统有机基本 中介层上。目前用于高密度、极细间距芯片元件这些新一代内部互联的方案是硅基中介层。硅基中介层线 路布线能够在芯片元件之间实现紧密的耦合，从而最小化接口的要求，并拓展中介层和有机封装基本的接 触间距。位于单个芯片元件上的60um接触特征可能具有小到30um-50um的间距，然而硅中介层底部界 面的接触点会扩大到更宽的150um到200um间距。如图9所示为典型硅或玻璃中介层支持的3D系统级 产品，具有相关但异质的半导体芯片元件。Fme Pitch I/OSilicon or Glass InterposefMediumPitch I/OFigure 9. G

19、eneral elements of a 3D system level package （Illustration courtesy of Joseph Fjelstad）硅基中介层底部外表的更宽的节间距接触图案将更好的适应焊球或者焊凸块接触点，以便回流焊连接到有 机封装基本的顶面。将高密度半导体连接到硅基中介层的三种公认方法包括1）再回流焊工艺，2）热压焊工艺3）退货铜键合互联（如图10）.Cu post-Sn/Ag-Cu Bond Example sour.Co-Sn3-Cu Bond Exampb source. QvnondaFigure 10. Die-to-interposer

20、attach variationsAnnealed Cu-Cu Bond fjrampio soun:e., 2jptrorwr1）回流焊工艺极细间距的芯片到中介层连接工艺提供的接触点是焊帽铜柱或者微凸点接触点。关键的 焊锡问题包括优化回流焊温度曲线，焊剂活化和液相线以上时间（TAL） o因为芯片和中介层外表之间 的间隔尺寸可以到50um或者更大，因此通常需要专门底部填充去强化这局部。焊剂选择也可能是个 一个因素，在焊接工艺过程中，在中介层外表积累的任何焊剂残留物都有可能会在底部填充时形成过 多的空洞。2）热压缩键合（Cu/Sn/Cu融合）-该程序有两个阶段，首先是初始精准对准，然后室温下将芯

21、片元件 预焊接到中介层晶圆上。在预焊接之后，中介层进行高温和高压的一个退火过程。通过在暴露的铜触 点特征上沉积一层伯伯的锡合金的方法可以显著增强连接工艺。当晶圆中介层被加热到接近400C时, 锡合金层王权扩散到相应铜接触特征中，形成稳定的Cu-SnCu （Cu3Sn）金属间化合物。3）低温混合键合技术一一种异质或混合连接工艺，提供一种具有图案化金属合金接触外表和硅氧化物电 解质（例如：Cu/SiO, Cu/SiN ）的原位电接口。这是一个简单的Cu-Cu键合键，可以扩展至更细的 接触间距（30um）.此外，当芯片被焊接在硅中介层，且没有剩余的空气间隙，因此不需要再外表 之间进行底部填充。直接键

22、合内部互联工艺已经被用于薄晶圆和芯片间的连接，以及连接具有对其 TSV接触特征的单芯片。实际Cu-Cu退火工艺需要再200c中等温度下相对较短的暴露时间。总结虽然开发人员继续持续探索可替代半导体封装方法以进一步改善良率，和应对新一代高密度和高I/O数量 半导体所面临的重大挑战。虽然消费电子产品的大量需求将继续推动3D封装等类似技术的开展，但高端 电信市场将依赖更加复杂的解决方案。新一代的内存产品已经出现了 30um间距和2000个I/O,同时处 理器也进入了 4000个I/O的市场。为了去满足这些内部互联超大和超多I/O数量的芯片元件的需求，分 析师和行业路线图预测，公司将继续像硅基中介层和玻璃中介层技术转移。同时，虽然很多问题已经被解 决，大依然有大量技术书体再影响这一行业领域。例如，这些非常大和非常薄晶圆的搬运和运输，已经超 高I/O芯片元件的对位和连接问题，已经当系统级封装整合到终端产品时用于管理散热的方法。选择那种中介层基材取决于工艺成熟度，供应商的能力和本钱。为了加快产品开发，许多公司再半导体供 应链的前端和后端的供应商合作。他们意识到，为了让2.5D和3D封装技术走在前沿，他们需要开发可 行的，足够强壮的，和高良率的晶圆级中介层工艺。