第五章高密度可编程逻辑器件_13.pdf

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1、第五章第五章CPLD 器件器件PDF 文件使用 pdfFactory Pro 试用版本创建 SPLD的阵列容量较小，不适合于实现规模较大的设计对的阵列容量较小，不适合于实现规模较大的设计对象。象。SPLD片内触发器资源不足。不能适用于规模较大的时序片内触发器资源不足。不能适用于规模较大的时序电路。电路。SPLD输入、输出控制不够完善，限制了芯片硬件资源的输入、输出控制不够完善，限制了芯片硬件资源的利用率和它与外部电路连接的灵活性。利用率和它与外部电路连接的灵活性。SPLD编程下载必须将待编程芯片插入专用设备，使得编编程下载必须将待编程芯片插入专用设备，使得编程不够方便，设计人员企盼提供一种更加

2、直接、不必拔插程不够方便，设计人员企盼提供一种更加直接、不必拔插待编程芯片就可下载的编程技术。待编程芯片就可下载的编程技术。简单可编程逻辑器件简单可编程逻辑器件(SPLD)存在的问题存在的问题复杂可编程逻辑器件复杂可编程逻辑器件(CPLD)PDF 文件使用 pdfFactory Pro 试用版本创建 CPLD的主要特的主要特点点 在系统可编程，并可重复编程、擦除或配置数据。在系统可编程，并可重复编程、擦除或配置数据。采用多种存储器类型采用多种存储器类型E2PROM、FLASH和和SRAM等，高（密等，高（密度、速度、可靠性），低功耗。度、速度、可靠性），低功耗。内部时间延迟固定、可预测，易消除

3、冒险竞争。内部时间延迟固定、可预测，易消除冒险竞争。有多级加密位，具有较好的保密性。有多级加密位，具有较好的保密性。PDF 文件使用 pdfFactory Pro 试用版本创建 5.1 在系统在系统可编程技术可编程技术5.1.1 在系统在系统编程的编程的基本原理基本原理In-System Programming(ISP)在系统编程在系统编程ISP技术是一种串行编程技术。由五条线组成：数据输技术是一种串行编程技术。由五条线组成：数据输出线出线SDO，数据输入线，数据输入线SDI，时钟线，时钟线SCLK，模式控制线，模式控制线MODE，使能线使能线/EN。当当/EN=1时，器件处于正常工作状态；当

4、时，器件处于正常工作状态；当/EN=0时，器件时，器件所有输出口被设置成高阻态，因而隔绝了芯片与外电路的连所有输出口被设置成高阻态，因而隔绝了芯片与外电路的连接，避免了被编程芯片与外电路的影响。接，避免了被编程芯片与外电路的影响。PDF 文件使用 pdfFactory Pro 试用版本创建 在系统编程器件有一个在系统编程器件有一个JTAG接口。接口。JTAG(Joint Test Action Group:联合测试行动组织联合测试行动组织)是一种国际标准测试协议是一种国际标准测试协议(IEEE 1149.1兼容兼容)。标准的标准的JTAG接口是接口是4线：线：TMS、TCK、TDI、TDO，分

5、别，分别为模式选择、时钟、数据输入和数据输出线。为模式选择、时钟、数据输入和数据输出线。PDF 文件使用 pdfFactory Pro 试用版本创建 控制控制板板实实物图物图AT89S52ISP口口CPLDJTAG口口CPLDEPM7128SLCPDF 文件使用 pdfFactory Pro 试用版本创建 5.1.2 在系统在系统编程方编程方法法在系统可编程逻辑器件从编程元件上来说分为两类：在系统可编程逻辑器件从编程元件上来说分为两类：一类是非易失性元件的一类是非易失性元件的E2CMOS结构或快闪存储单元结构结构或快闪存储单元结构的可编程逻辑器件；另一类是易失性元件的的可编程逻辑器件；另一类是

6、易失性元件的SRAM结构的结构的FPGA器件。现场可编程器件。现场可编程FPGA器件和器件和ISP-PLD都可以实现系都可以实现系统重构。采用统重构。采用ISP-PLD器件通过器件通过ISP技术实现的系统重构技术实现的系统重构称为静态重构；由基于称为静态重构；由基于SRAM的的FPGA实现的系统重构称为实现的系统重构称为动态重构。动态重构。PDF 文件使用 pdfFactory Pro 试用版本创建 1.利用计利用计算机算机接接口口和下载电和下载电缆缆对器件编程对器件编程连接电路如图连接电路如图5.1所示。一种方法需要在所示。一种方法需要在ISP器件的开器件的开发软件支持下进行。它可以利用串口

7、的发软件支持下进行。它可以利用串口的BitBlaster串行下串行下载或利用载或利用USB口并行下载。例如，对口并行下载。例如，对Altera公司的公司的CMOS结结构的构的MAX7000系列器件或系列器件或SRAM结构的结构的FLEX系列器件均适应。系列器件均适应。另一种方法是脱离另一种方法是脱离ISP的开发环境，根据编程时序的的开发环境，根据编程时序的要求，利用自己的软件向要求，利用自己的软件向ISP器件写入编程数据。这种方器件写入编程数据。这种方法多适用于法多适用于SRAM结构的结构的FPGA器件。器件。PDF 文件使用 pdfFactory Pro 试用版本创建 图图5.1 利用利用P

8、C机机和编程电和编程电缆缆对对ISP-PLD编程编程编程控制编程控制软软件件（计计算机算机）统系统系其其它它电路电路被被编程编程器件器件并行并行端端口口或或USB接接口口PDF 文件使用 pdfFactory Pro 试用版本创建 2.利用利用目目标标板上板上的的单单片片机机或或微微处理处理器对器对ISP器件编程器件编程这种在系统编程方法是将编程数据存储在目标板这种在系统编程方法是将编程数据存储在目标板上的上的EPROM中，当目标板上电时会自动对中，当目标板上电时会自动对ISP器件进行器件进行编程。编程的关键在于提供准确定时的编程。编程的关键在于提供准确定时的ISP编程时钟。编程时钟。这种编程

9、方法多适用于易失性的这种编程方法多适用于易失性的SRAM结构的结构的FPGA器件。器件。PDF 文件使用 pdfFactory Pro 试用版本创建 3.多多芯片芯片ISP编程编程ISP器件有一种特殊的串行编程方式，如图器件有一种特殊的串行编程方式，如图5.2所示。其所示。其特点是各片共用一套特点是各片共用一套ISP编程接口，每片的编程接口，每片的SDI输入端与前一输入端与前一片的片的SDO输出端相连，最前面一片的输出端相连，最前面一片的SDI端和最后一片的端和最后一片的SDO端端与与ISP编程口相连，构成一个类似移位寄存器的链形结构。链编程口相连，构成一个类似移位寄存器的链形结构。链中器件数

10、可以很多，只要不超出接口的驱动能力即可。中器件数可以很多，只要不超出接口的驱动能力即可。图图5.2多多芯片编程芯片编程结构结构ispEN SCLK MODE ispLSISDI SDOSCLK MODE ispGALSDI SDOSCLK MODE ispGALSDI SDOispEN SCLK MODE ispLSISDI SDOSDOSDISCLKispENMODEPDF 文件使用 pdfFactory Pro 试用版本创建 5.1.3 在系统在系统可编程技术的可编程技术的优越优越性性在系统在系统可编程技术可编程技术具有具有以以下下优越优越性性：(1)利用利用ISP技术可以完全摆脱编程器，

11、并且解决传统可技术可以完全摆脱编程器，并且解决传统可编程器件比较难以解决的问题。例如，多个器件同时编程、管编程器件比较难以解决的问题。例如，多个器件同时编程、管脚间距很密脚间距很密(例如例如TQFP的间隙不到的间隙不到0.6 mm)、器件的编程和管脚、器件的编程和管脚弯曲等问题。弯曲等问题。(2)ISP技术开始了器件编程技术的新时代，对系统的设计、技术开始了器件编程技术的新时代，对系统的设计、制造、测试和维护也产生了重大的影响。由于制造、测试和维护也产生了重大的影响。由于ISP器件允许在设器件允许在设计、测试和制造过程中和器件焊接在电路板上的条件下重构系计、测试和制造过程中和器件焊接在电路板上

12、的条件下重构系统，这种能力给样机设计、电路板调试、系统制造和系统升级统，这种能力给样机设计、电路板调试、系统制造和系统升级带来了革命性的变化。例如，它简化了生产流程，可以免去重带来了革命性的变化。例如，它简化了生产流程，可以免去重做印刷电路板的工作，同时也提供了遥控现场升级和维护的可做印刷电路板的工作，同时也提供了遥控现场升级和维护的可能。能。PDF 文件使用 pdfFactory Pro 试用版本创建 (3)为今后的系统重构提供了新思路。采用为今后的系统重构提供了新思路。采用ISP技术，使技术，使系统内硬件的功能可以像软件一样通过编程来配置，从而在系统内硬件的功能可以像软件一样通过编程来配置

13、，从而在电子系统中引入了“软”硬件的全新概念。它不仅可以使电电子系统中引入了“软”硬件的全新概念。它不仅可以使电子系统的设计和产品性能的改进以及扩充变得十分简便，还子系统的设计和产品性能的改进以及扩充变得十分简便，还可使新一代电子系统具有极强的灵活性和适应性。此外，可可使新一代电子系统具有极强的灵活性和适应性。此外，可再配置再配置FPGA正在勾画着未来的计算机，这种计算机包含一组正在勾画着未来的计算机，这种计算机包含一组互相连接在一起的互相连接在一起的FPGA，能将计算机的软件程序映射成，能将计算机的软件程序映射成FPGA的硬件来执行，从而大大加速了计算机系统的运行。因此的硬件来执行，从而大大

14、加速了计算机系统的运行。因此ISP为系统重构的发展提供了新思路，被称为在最终用户产品中为系统重构的发展提供了新思路，被称为在最终用户产品中实现“设计的可再编程性”的时代已经到来。实现“设计的可再编程性”的时代已经到来。PDF 文件使用 pdfFactory Pro 试用版本创建 Altera公司从公司从1983年起便将其发明的可编程逻辑技术与年起便将其发明的可编程逻辑技术与软件工具、软件工具、IP和设计服务相结合，为世界范围内的用户提供和设计服务相结合，为世界范围内的用户提供超值的可编程解决方案。在超值的可编程解决方案。在1983年成功推出第一款商业化的年成功推出第一款商业化的PLD(即即Cl

15、assic器件器件)之后，之后，Altera公司分别在公司分别在1988年和年和1992年推出了基于乘积项的年推出了基于乘积项的MAX架构和基于查找表架构和基于查找表(LUT)的的FLEX架架构。此后，通过广泛合作和改进设计与工艺，构。此后，通过广泛合作和改进设计与工艺，Altera公司不公司不断推出了新的产品和工具，参见后表。断推出了新的产品和工具，参见后表。5.2 Altera 可编程可编程逻辑逻辑系系列器件列器件PDF 文件使用 pdfFactory Pro 试用版本创建 Altera可编程可编程逻辑逻辑器件器件纵览纵览分类分类 器件架构器件架构 总体说明总体说明 独独 特特 性性 能能

16、 MAX 最最低低的的成本成本、单单芯芯片、片、易易用的用的 CPLD 系系列列 低成本低成本、低功耗低功耗、高密度高密度、高高性能性能 CPLD 上上电电即即用性，用性，非非易易失失性，性，确确定定的时序的时序 1.8 V、2.5 V、3.3 V 电源电电源电压压 用用户户 Flash 存储存储器器 CPLD MAX 低成本低成本 CPLD，适用，适用于较于较低复低复杂杂度度的的低密低密度度设计设计 从从低密度低密度到到中中等密度等密度 CPLD 上上电电即即用性，用性，非非易易失失性，性，确确定定的时序的时序 2.5 V、3.3 V、5.0 V 电源电电源电压压，5 V I/O 支持支持

17、APEX APEX 20K 适用于适用于中中、低复低复杂杂度度的的 SOPC 设计设计 多多核核系统系统集集成成，支持支持多多种种 I/O 标准标准 至至多多四四个个锁锁相环相环，支持支持多多电电压压 I/O 经经典典 FPGA FLEX 嵌嵌入入式式 PLD，适用于，适用于中中、低密度低密度设计设计 具具备备 PLD 的灵活性和的灵活性和门门阵列的阵列的效效率与率与密度密度 包含包含锁锁相环相环，支持支持多多电电压压 I/O PDF 文件使用 pdfFactory Pro 试用版本创建 独独 特 性 能特 性 能总体总体说说明明器件器件架架构构分分类类Nios 嵌入式处理器支持嵌入式处理器支

18、持嵌入式嵌入式1818数字信号处理数字信号处理(DSP)乘法器乘法器中等容量的片内存储器中等容量的片内存储器中等速度的中等速度的I/O和存储器接口和存储器接口广泛的广泛的IP核支持核支持第二代低成本第二代低成本Cyclone FPGA系列，适用于系列，适用于对成本敏感的对成本敏感的设计设计Cyclone低成本低成本FPGANios 嵌入式处理器支持嵌入式处理器支持中等容量的片内存储器中等容量的片内存储器从低速到中等速度的从低速到中等速度的I/O和存储器接口和存储器接口广泛的广泛的IP核支持核支持第一代低密度、第一代低密度、低成本低成本Cyclone FPGA系列系列CyclonePDF 文件使

19、用 pdfFactory Pro 试用版本创建 支持支持APEX 20KC/KE，且性能高、功耗低，且性能高、功耗低HardCopyAPEX支持支持Stratix，且性能提高、功耗降低，且性能提高、功耗降低HardCopyStratix 支持支持Stratix，且性能提高、功耗降低，且性能提高、功耗降低用于快速、低用于快速、低风险、低成本风险、低成本的设计移植的设计移植HardCopyStratix结构化结构化ASIC支持所有支持所有Stratix的性能的性能3.125 Gb/s 收发器收发器1 Gb/s DPA接收器均衡及发送器预加重接收器均衡及发送器预加重广泛的广泛的IP核支持核支持Str

20、atix架构，架构，支持高速信号支持高速信号Stratix GXNios 嵌入式处理器支持嵌入式处理器支持最多的最多的DSP块块大容量片内存储器大容量片内存储器高速高速I/O和存储器接口和存储器接口源同步信号源同步信号1 Gb/s动态相位队列动态相位队列(DPA)广泛的广泛的IP核支持核支持密度最大、性密度最大、性能最高的通用能最高的通用FPGA系列系列Stratix Nios嵌入式处理器支持嵌入式处理器支持包含包含DSP块块大容量片内存储器大容量片内存储器高速高速I/O和存储器接口和存储器接口广泛的广泛的IP核支持核支持通用高性能通用高性能FPGA系列系列Stratix高密度高密度FPGA独

21、独 特 性 能特 性 能总体总体说说明明器件器件架架构构分分类类PDF 文件使用 pdfFactory Pro 试用版本创建 在在Stratix器件系列的基础上，器件系列的基础上，Stratix FPGA提供提供了两倍的性能和比第一代产品低了两倍的性能和比第一代产品低40%的成本，适用于高密的成本，适用于高密度通用性应用。度通用性应用。Altera公司通过第一代公司通过第一代Cyclone系列器件系列器件建立起了低成本建立起了低成本FPGA的领先地位，的领先地位，Cyclone FPGA继承了继承了这一领先优势，提供了一个灵活的、低风险和低成本的解这一领先优势，提供了一个灵活的、低风险和低成本

22、的解决方案，使之成为了中低密度决方案，使之成为了中低密度ASIC最吸引人的替代产品。最吸引人的替代产品。HardCopy器件给大量应用设计人员提供了一种无缝移植器件给大量应用设计人员提供了一种无缝移植到低成本结构化到低成本结构化ASIC的解决方案。的解决方案。PDF 文件使用 pdfFactory Pro 试用版本创建 MAX系系列器件特性列器件特性简简表表60010 00034208E2PROM连连续续式式乘积项乘积项MAX 3000A600375028100EPROM连续式连续式乘积项乘积项MAX 50006001000036212E2PROM连连续续式式乘积项乘积项MAX 7000100

23、0016000052216E2PROM连连续续式式乘积项乘积项MAX 9000可用可用门门数数用用户户可用可用I/O 工工艺艺互互连连结构结构逻辑单元逻辑单元结构结构器件器件系系列列5.3.1 概概述述如如表表所所示示，Altera基基于于其其多多阵列阵列矩矩阵阵(MAX)架架构构提供提供了了多多种种CPLD器件器件系系列，可列，可以以适适应各应各种不种不同同的的应应用用需求需求，提，提供供先先进进、可、可靠靠的的高高性能性能解决解决方方案案。5.3 MAX架架构构及及器件器件系系列列PDF 文件使用 pdfFactory Pro 试用版本创建 MAX 7000MAX 7000系列器件采用系列

24、器件采用CMOS E2PROM工艺制造，提供工艺制造，提供32512个宏单元的密度范围，速度达个宏单元的密度范围，速度达3.5 ns的管脚到管脚延的管脚到管脚延迟。由于该系列器件具有可预见的高速性能、多电压及高速迟。由于该系列器件具有可预见的高速性能、多电压及高速IO能力、在系统可编程能力以及大量的可选封装形式，是相能力、在系统可编程能力以及大量的可选封装形式，是相应密度层次上使用最广泛的可编程逻辑解决方案。本节随后应密度层次上使用最广泛的可编程逻辑解决方案。本节随后将对其进行详细的介绍。将对其进行详细的介绍。Altera提供的可编程提供的可编程逻辑逻辑器件设计器件设计工具工具均全均全程程支持

25、上支持上述述MAX器件的器件的开开发。设计发。设计者者可可以从以从Altera网站网站上上免免费费下载下载Quartus网络版网络版和和MAX+plus基基础版础版设计设计软软件，件，以最以最小小化化的的总体总体开开发发成本成本完完成成应应用用系统系统的的开开发。发。PDF 文件使用 pdfFactory Pro 试用版本创建 5.3.2 MAX7000系系列器件列器件概概述述MAX 7000系列是基于系列是基于CMOS工艺、工艺、EEPROM、乘积项结构及、乘积项结构及ISP技术的可编程逻辑器件，具有非易失性、即时可用性、快技术的可编程逻辑器件，具有非易失性、即时可用性、快速反复编程能力、高

26、速可预测时序性能、在系统可编程速反复编程能力、高速可预测时序性能、在系统可编程(ISP)和可编程速度和可编程速度/功耗优化能力，以及提供全局时钟、开路输出、功耗优化能力，以及提供全局时钟、开路输出、可编程上电状态和快速输入建立时间等优异特性，适用于高密可编程上电状态和快速输入建立时间等优异特性，适用于高密度地集成度地集成SSI、MSI、LSI等标准器件以及等标准器件以及PAL、GAL等可编程逻等可编程逻辑器件的系统级。辑器件的系统级。PDF 文件使用 pdfFactory Pro 试用版本创建 根据器件内核电压的不同，根据器件内核电压的不同，Altera又将又将MAX7000系列细分系列细分为

27、为MAX7000S(5.0V)、MAX7000AE(3.3V)和和MAX7000B(2.5V)等多等多个子系列个子系列(参见表参见表)。其器件在除内核电压之外的主要特性上。其器件在除内核电压之外的主要特性上均完全一致，例如：内部均包含均完全一致，例如：内部均包含Altera的的MultiVolt多电压接多电压接口，允许设计者在系统开发中无缝地集成口，允许设计者在系统开发中无缝地集成1.8V、2.5V、3.3V和和5.0V的不同逻辑电平；的不同逻辑电平；MAX7000B系列器件进而全面地支持系列器件进而全面地支持GTL+、SSTL-2、SSTL-3和和64位位66MHz PCI等接口标准，使其成

28、等接口标准，使其成为了很多高速逻辑接口应用的理想方案为了很多高速逻辑接口应用的理想方案(参见表参见表5.5)。GTL+（发射接收逻辑）PDF 文件使用 pdfFactory Pro 试用版本创建 MAX 7000系系列的列的子子系系列列5.55125.02567.51926.01604.01283.5643.532最快性能最快性能tPD/nsMAX7000B(2.5 V)MAX7000AE(3.3 V)MAX7000S(5.0 V)密度密度(宏单元宏单元)PDF 文件使用 pdfFactory Pro 试用版本创建 表表5.5 MAX7000 I/O支持支持输入电压输入电压/V 输出电压输出电

29、压/V 高级高级I/O支持支持 器器 件件 内内核核电电压压/V 1.8 2.5 3.3 5.0 1.8 2.5 3.3 5.0 GTL+SSTL-2/3 64位位66 MHz PCI MAX 7000S 5.0 MAX 7000AE 3.3 MAX 7000B 2.5 GTL：Gunning Transceiver Logic。GTL:1.2V;GTL+:1.5V低低电电压压，低低摆摆幅幅，常常用用作作背背板板总总线型线型信号信号的的传传输。输。SSTL：STUB SERIES TERMINATED LOGICSDRAM接接口口。DDR:SSTL-2,SSTL-3;DDR2:SSTL-2,S

30、STL-18PDF 文件使用 pdfFactory Pro 试用版本创建 此外，此外，MAX 7000系列还广泛地提供了从传统的四角系列还广泛地提供了从传统的四角扁平封装扁平封装(QFP)直到先进的直到先进的FineLine BGA封装的封装选择封装的封装选择(参见表参见表5.6)，可以满足不同设计的需求。同时，可以满足不同设计的需求。同时，MAX 7000S、MAX7000AE和和MAX7000B器件在相同封装下管脚兼器件在相同封装下管脚兼容，因而通过选择合适的容，因而通过选择合适的MAX器件可以节省因逻辑需求器件可以节省因逻辑需求变化而需要花费的修改时间，显著缩短设计周期（因为变化而需要花

31、费的修改时间，显著缩短设计周期（因为不再需要变更管脚分配不再需要变更管脚分配)。PDF 文件使用 pdfFactory Pro 试用版本创建 表表5.6 MAX 7000 器件器件封装封装选选项项封封 装装 MAX 7000B(2.5 V)MAX 7000AE(3.3 V)MAX 7000S(5.0 V)塑塑封封 J 引引线线芯片芯片封装封装(PLCC)薄薄四四角扁角扁平封装平封装(TQFP)塑塑封四封四角扁角扁平封装平封装(PQFP)高高效四效四角扁角扁平封装平封装(RQFP)球球形形栅格栅格阵列阵列封装封装(BGA)1.0 mm 间间距距 FineLine BGA 0.8 mm 间间距距

32、UBGA QFP TQFP封装封装PLCC封装封装BGA封装封装PDF 文件使用 pdfFactory Pro 试用版本创建 表表5.7、表、表5.8和表和表5.9依次列出了依次列出了MAX 7000B系列、系列、MAX 7000AE系列和系列和MAX 7000S系列所提供的器件，可供选用时参系列所提供的器件，可供选用时参考。表中各个时序参数的含义分别为：考。表中各个时序参数的含义分别为：tPD 为从为从输入输入到到非寄非寄存存器输出的器输出的数据数据路路径径延迟；延迟；tSU 为全为全局局时时钟钟建立建立时时间；间；tFSU 为快为快速速输入的输入的全全局局时时钟钟建立建立时时间；间；tCO

33、1 为全为全局局时时钟钟到到输出输出延迟延迟时时间间，fcnt 为为16比比特计特计数数器内部器内部全全局局时时钟钟频频率，率，单单位位为为MHz。PDF 文件使用 pdfFactory Pro 试用版本创建 表表5.7 MAX 7000B系系列器件列器件简简表表特 特 性 性 EPM7032B EPM7064B EPM7128B EPM7256B EPM7512B 可用可用门 门 600 1250 2500 5000 10 000 宏 宏单元单元 32 64 128 256 512 最 最大用大用户 户I/O 管脚管脚 36 68 100 164 212 tPD/ns 3.5 3.5 4.0

34、 5.0 5.5 tSU/ns 2.1 2.1 2.5 3.3 3.6 tFSU/ns 1.0 1.0 1.0 1.0 1.0 tCO1/ns 2.4 2.4 2.8 3.3 3.7 fCNT/MHz 303.0 303.0 243.9 188.7 163.9 PDF 文件使用 pdfFactory Pro 试用版本创建 表表5.8 MAX 7000AE系系列器件列器件简简表表特特 性性 EPM7032AE EPM7064AE EPM7128AE EPM7256AE EPM7512AE 可用可用门门 600 1250 2500 5000 10 000 宏宏单元单元 32 64 128 256

35、512 最最大用大用户户I/O 管脚管脚 36 68 100 164 212 tPD/ns 4.5 4.5 5.0 5.5 7.5 tSU/ns 2.9 2.8 3.3 3.9 5.6 tFSU/ns 2.5 2.5 2.5 2.5 3.0 tCO1/ns 3.0 3.1 3.4 3.5 4.7 fCNT/MHz 227.3 222.2 192.3 172.4 116.3 PDF 文件使用 pdfFactory Pro 试用版本创建 表表5.9MAX 7000S系系列器件列器件简简表表特 特 性 性 EPM7032S EPM7064S EPM7128S EPM7160S EPM7192S EP

36、M7256S 可用可用门 门 600 1250 2500 3200 3750 5000 宏 宏单元单元 32 64 128 160 192 256 最 最大用大用户 户I/O 管脚管脚 36 68 100 104 124 164 tPD/ns 5.0 5.0 6.0 6.0 7.5 7.5 tSU/ns 2.9 2.9 3.4 3.4 4.1 3.9 tFSU/ns 2.5 2.5 2.5 2.5 3.0 3.0 tCO1/ns 3.2 3.2 4.0 3.9 4.7 4.7 fCNT/MHz 175.4 175.4 147.1 149.3 125.0 128.2 PDF 文件使用 pdfFa

37、ctory Pro 试用版本创建 5.3.3 MAX7000系系列器件列器件结构结构以较为典型的以较为典型的MAX7000S系列为例，该系列器件主要由系列为例，该系列器件主要由逻辑阵列块、宏单元、扩展乘积项逻辑阵列块、宏单元、扩展乘积项(共享和并联共享和并联)、可编程、可编程连线阵列连线阵列(PIA)和和I/O控制块等组成；另有四个专用输入端控制块等组成；另有四个专用输入端可以用作普通的输入端，或者用于输入四个高速的全局控可以用作普通的输入端，或者用于输入四个高速的全局控制信号制信号(供各个宏单元和供各个宏单元和I/O引脚共享引脚共享)分别是时钟分别是时钟(GCLK1)、时钟、时钟/输出使能输

38、出使能(OE2/GCLK2)、输出使能、输出使能(OE1)信信号和清零号和清零(GCLRn)，参见图，参见图5.3。下面具体加以说明。下面具体加以说明。PDF 文件使用 pdfFactory Pro 试用版本创建 在系统在系统编程芯片编程芯片EPM7128S是是Altera公司公司生产生产的的高密度高密度、高高性性能能CMOS可编程可编程逻辑逻辑器件器件之之一，下一，下图图是是PLCC封装封装84端端子子的的引脚引脚图图。在系统在系统编程芯片编程芯片EPM7128S的的封装封装结构结构64个个I/O引脚引脚4个个全全局局布布线线TMS、TDI、TDO和和TCK是在系统是在系统编程编程引脚引脚。

39、PDF 文件使用 pdfFactory Pro 试用版本创建 图图5.3MAX 7000S器件器件典典型型结构结构 LAB B宏单元17328168163616816816个I/O引脚816个I/O引脚 LAB D宏单元4964816816361681666I/O控制块I/O控制块 LAB A宏单元1168168163616I/O控制块816816个I/O引脚I/O控制块816个I/O引脚 LAB C宏单元3348816816361681666PIA6个输出使能6个输出使能INPUT/GCLK1INPUT/OE2/GCLK2INPUT/OE1INPUT/GCLRn逻辑逻辑阵列阵列块块(LAB)

40、PDF 文件使用 pdfFactory Pro 试用版本创建 1.逻辑逻辑阵列阵列块块如图如图5.3所示，所示，MAX 7000S器件以通过可编程互连阵列器件以通过可编程互连阵列(PIA)相互连接的灵活、高性能的逻辑阵列块相互连接的灵活、高性能的逻辑阵列块(LAB)为基础。全局总线为基础。全局总线PIA由所有的专用输入端、由所有的专用输入端、I/O引脚和宏单元为其提供信号；每引脚和宏单元为其提供信号；每个个LAB包含包含16个宏单元；每个个宏单元；每个LAB的输入信号包括的输入信号包括36个来自个来自PIA的的通用输入信号、全局控制信号和从通用输入信号、全局控制信号和从I/O引脚连接至寄存器的

41、直接引脚连接至寄存器的直接输入信号。输入信号。图图5.3所示的所示的MAX 7000S器件的全局时钟信号可以是两个器件的全局时钟信号可以是两个专用输入信号专用输入信号(GCLK1或或GCLK2)之一的原信号或反信号。之一的原信号或反信号。PDF 文件使用 pdfFactory Pro 试用版本创建 2.宏宏单元单元如图如图5.4所示，所示，MAX 7000S器件的宏单元由器件的宏单元由逻辑逻辑阵列、阵列、乘积项乘积项选择选择矩矩阵阵和和可编程可编程寄寄存存器器三个功能模块组成。每个宏单元均可被三个功能模块组成。每个宏单元均可被单独地配置成时序逻辑或组合逻辑工作方式。其中，逻辑阵列用单独地配置成

42、时序逻辑或组合逻辑工作方式。其中，逻辑阵列用来实现组合逻辑，它为每个宏单元提供五个乘积项；乘积项的选来实现组合逻辑，它为每个宏单元提供五个乘积项；乘积项的选择矩阵可将这些乘积项分配给“或门”和“异或门”作为基本逻择矩阵可将这些乘积项分配给“或门”和“异或门”作为基本逻辑输入以实现组合逻辑功能，或者将它们作为宏单元寄存器的清辑输入以实现组合逻辑功能，或者将它们作为宏单元寄存器的清除、预置、时钟和时钟使能等控制功能的辅助输入。另外两种扩除、预置、时钟和时钟使能等控制功能的辅助输入。另外两种扩展乘积项可用来补充宏单元的逻辑资源：展乘积项可用来补充宏单元的逻辑资源：(1)共享扩展项，即反馈到逻辑阵列的

43、反向乘积项；共享扩展项，即反馈到逻辑阵列的反向乘积项；(2)并联扩展项，即借用邻近的宏单元的乘积项。并联扩展项，即借用邻近的宏单元的乘积项。Altera设计软件设计软件(如如Quartus、MAX+plus)能够根据设能够根据设计的逻辑需要，自动地优化乘积项分配。计的逻辑需要，自动地优化乘积项分配。PDF 文件使用 pdfFactory Pro 试用版本创建 图图5.4MAX 7000S器件的器件的宏宏单元结构单元结构乘积项选择矩阵D/TQPRNCLRNENA2快速输入选择可编程寄存器寄存器旁路来自I/O脚到I/O控制块到PIA共享逻辑扩展项16个扩展乘积项36路信号(来自PIA)逻辑阵列并列

44、逻辑扩展项(来自其他宏单元)全局清除全局时钟时钟/使能选择选择清除VCCPDF 文件使用 pdfFactory Pro 试用版本创建 对于寄存型功能，每个宏单元寄存器均可被独立编程为具对于寄存型功能，每个宏单元寄存器均可被独立编程为具有可编程时钟控制的有可编程时钟控制的D型、型、T型、型、JK型或型或SR型触发器；对于组合型触发器；对于组合逻辑，该寄存器则可被旁路掉。在设计输入时，由设计者指定逻辑，该寄存器则可被旁路掉。在设计输入时，由设计者指定所需的触发器类型；然后由设计软件为各个寄存型功能选择最所需的触发器类型；然后由设计软件为各个寄存型功能选择最有效的触发器工作方式，以减少设计所需的资源

45、。有效的触发器工作方式，以减少设计所需的资源。每每个个可编程可编程寄寄存存器可器可通过通过三三种不种不同同方方式式接接受受时时钟钟控制控制：(1)全全局局时时钟钟。该该方方式式能够实现能够实现最快最快的时的时钟钟至至输出性能。输出性能。(2)全全局局时时钟钟及及高高电电平平有有效效的时的时钟钟使能。使能。该该方方式式能够能够为每为每个个寄寄存存器提供使能器提供使能信号信号，并并且且获获得得全全局局时时钟钟的的快快速速时时钟钟至至输出性输出性能。能。(3)乘积项乘积项阵列时阵列时钟钟。在在该该方方式式下，下，寄寄存存器的时器的时钟钟信号信号来自来自隐埋隐埋的的宏宏单元单元或或I/O引脚引脚。PD

46、F 文件使用 pdfFactory Pro 试用版本创建 各个寄存器同样支持异步清除和异步置位功能。如图各个寄存器同样支持异步清除和异步置位功能。如图5.4所所示，由乘积项选择矩阵分配乘积项以控制这些操作。虽然乘积示，由乘积项选择矩阵分配乘积项以控制这些操作。虽然乘积项驱动寄存器的置位和复位信号都是高电平有效，通过在逻辑项驱动寄存器的置位和复位信号都是高电平有效，通过在逻辑阵列中将这些信号反相仍可得到低电平有效的控制。另外，各阵列中将这些信号反相仍可得到低电平有效的控制。另外，各个寄存器的复位操作可以由低电平有效的专用全局复位端个寄存器的复位操作可以由低电平有效的专用全局复位端GCLRn来独立

47、地驱动。来独立地驱动。所有所有MAX 7000器件的器件的I/O引脚都有一个连接至宏单元寄存器引脚都有一个连接至宏单元寄存器的快速通道。该专用通道允许信号旁路的快速通道。该专用通道允许信号旁路PIA和组合逻辑，并将信和组合逻辑，并将信号直接送达具有极快的输入建立时间的号直接送达具有极快的输入建立时间的D型输入触发器。型输入触发器。PDF 文件使用 pdfFactory Pro 试用版本创建 3.扩展扩展乘积项乘积项尽管大多数逻辑功能可以利用各个宏单元内部的五个尽管大多数逻辑功能可以利用各个宏单元内部的五个乘积项来实现，但较复杂的逻辑功能仍需要利用附加乘积乘积项来实现，但较复杂的逻辑功能仍需要利

48、用附加乘积项来实现。为了提供所需的逻辑资源，可以利用另外一个项来实现。为了提供所需的逻辑资源，可以利用另外一个宏单元；但是宏单元；但是MAX7000器件也允许使用共享的或并联的扩展器件也允许使用共享的或并联的扩展乘积项乘积项(即扩展项即扩展项)，由其直接为同一个，由其直接为同一个LAB中的任意一个宏中的任意一个宏单元提供额外的乘积项。这些扩展乘积项有助于确保在逻单元提供额外的乘积项。这些扩展乘积项有助于确保在逻辑综合时用尽可能少的逻辑资源得到尽可能快的工作速辑综合时用尽可能少的逻辑资源得到尽可能快的工作速度，分别说明如下：度，分别说明如下：PDF 文件使用 pdfFactory Pro 试用版

49、本创建 (1)共共享享扩展扩展项项。共共享享扩展扩展项项就就是由是由每每个个宏宏单元单元提供提供一一个个未未投投入使用的入使用的乘积项乘积项，并并将它将它们们反反相后相后反反馈馈到到逻辑逻辑阵阵列列中中，以以便于便于集集中中使用。使用。每每个个LAB有有16个个共共享享扩展扩展项项。每每个个共共享享扩展扩展乘积项乘积项可可被被其其所在所在的的LAB内内任意任意或或全全部部宏宏单元单元使用使用和和共共享享，以以实现实现复复杂杂的的逻辑逻辑功功能。使用能。使用共共享享扩展扩展项项会会引引入入一一个个小的小的延延时。时。图图5.5表表明明了了共共享享扩展扩展项项是是如如何何被被馈馈送送到到多多个个宏

50、宏单元单元的。的。PDF 文件使用 pdfFactory Pro 试用版本创建 图图5.4MAX 7000S器件的器件的宏宏单元结构单元结构乘积项选择矩阵D/TQPRNCLRNENA2快速输入选择可编程寄存器寄存器旁路来自I/O脚到I/O控制块到PIA共享逻辑扩展项16个扩展乘积项36路信号(来自PIA)逻辑阵列并列逻辑扩展项(来自其他宏单元)全局清除全局时钟时钟/使能选择选择清除VCCPDF 文件使用 pdfFactory Pro 试用版本创建 图图5.5 MAX 7000S器件器件共共享享扩展扩展项项宏单元乘积项逻辑乘积项选择矩阵36路信号(来自PIA)16个共享扩展项PDF 文件使用 p