PCB设计技巧百问.pdf

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1、 1PCB设计技巧百问设计技巧百问1、如何选择PCB板材？选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气 和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较 重要。例如，现在常用的FR4材质，在几个GHz的频率时的介质损(dielectric loss)会对信 号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectricconstant)和介 质损在所设计的频率是否合用。2、如何避免高频干扰？避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模

2、拟信号之间的距离，或加groundguard/shunttraces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。3、在高速设计中，如何解决信号的完整性问题？信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(outputimpedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的 方式是靠端接(termination)与调整走线的拓朴。4、差分布线方式是如何实现的？差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距 由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走

3、 在同一走线层(sidebyside)，一为两条线走在上下相邻两层(overunder)。一般以前者sidebyside 实现的方式较多。5、对于只有一个输出端的时钟信号线，如何实现差分布线？要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时 钟信号是无法使用差分布线的。6、接收端差分线对之间可否加一匹配电阻？接收端差分线对间的匹配电阻通常会加,其值应等于差分阻抗的值。这样信号品质会好些。7、为何差分对的布线要靠近且平行？对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值,此值是

4、设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致 性。若两线忽远忽近,差分阻抗就会不一致,就会影响信号完整性(signal integrity)及时间延迟(timingdelay)。8、如何处理实际布线中的一些理论冲突的问题1.基本上,将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地方(moat),还有不要让电源和信号的回流电流路径(returning currentpath)变太大。2.晶振是模拟的正反馈振荡电路,要有稳定的振荡信号,必须满足loopgain与phase的规范,而这模拟信号的振荡规范很容易受到干扰,即使加groundguardtraces可能也无法

5、完全隔离 干扰。而且离的太远,地平面上的噪声也会影响正反馈振荡电路。所以,一定要将晶振和 芯片的距离进可能靠近。3.确实高速布线与 EMI 的要求有很多冲突。但基本原则是因 EMI 所加的电阻电容或ferritebead,不能造成信号的一些电气特性不符合规范。所以,最好先用安排走线和PCB叠层的 技巧来解决或减少EMI 的问题,如高速信号走内层。最后才用电阻电容或ferritebead 的方 式,以降低对信号的伤害。29、如何解决高速信号的手工布线和自动布线之间的矛盾？现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家EDA 公司的绕线引擎能力和约束条件的设定项

6、目有时相差甚远。例如,是否有足够的 约束条件控制蛇行线(serpentine)蜿蜒的方式,能否控制差分对的走线间距等。这会影响到自 动布线出来的走线方式是否能符合设计者的想法。另外,手动调整布线的难易也与绕线引 擎的能力有绝对的关系。例如,走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤 能力等等。所以,选择一个绕线引擎能力强的布线器,才是解决之道。10、关于testcoupon。testcoupon 是用来以TDR(TimeDomainReflectometer)测量所生产的PCB板的特性阻抗是 否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。所以，test coupon 上

7、的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是测量时接地点的位置。为了减少接地引线(ground lead)的电感值，TDR 探棒(probe)接地的地方通常非常接近量信 号的地方(probe tip)，所以，test coupon 上量测信号的点跟接地点的距离和方式要符合所 用的探棒。详情参考如下链接1.http:/ Applicationnotes)11、在高速PCB设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电 源上应如何分配？一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信 号线的距离，因为所敷的铜会降低一点走线的特性阻抗

8、。也要注意不要影响到它层的特性 阻抗，例如在dualstripline 的结构时。12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的 信号是否可以使用带状线模型计算？是的，在计算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板:顶层电 源层地层底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求 吗？一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的 要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上

9、测试点，当然，需要手动补齐所要测试的地方。14、添加测试点会不会影响高速信号的质量？至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(viaorDIPpin)当测试点)可能加在线上或是从线上拉一小段线出来。前 者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信 号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短 越好。15、若干PCB组成系统，各板之间的地线应如何连接？各个 PCB板子相互连

10、接之间的信号或电源在动作时，例如 A板子有电源或信号送到 B板子，一定会有等量的电流从地层流回到A 板子(此为Kirchoffcurrentlaw)。这地层上的电流会找 阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的 管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环 路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制 造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。16、能介绍一些国外关于高速PCB设计的技术书籍和资料吗？现在高速数字电路的应用有通信网路和计算机等相关领域。在通信

11、网路方面，PCB 板的工 3作频率已达 GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的 PC或服务器(Server)，板子上的最高工作频率也已经达到 400MHz(如 Rambus)以上。因应这高速高密度走线需求，盲埋孔(blind/buriedvias)、mircrovias及buildup 制程工 艺的需求也渐渐越来越多。这些设计需求都有厂商可大量生产。以下提供几本不错的技术书籍：1.HowardW.Johnson，“HighSpeedDigitalDesign AHandbookofBlackMagic”；2.StephenH.Hall，“High

12、SpeedDigitalSystemDesign”；3.BrianYang，“DigitalSignalIntegrity”；4.DooglasBrook，“IntegrityIssuesandprintedCircuitBoardDesign”。17、两个常被参考的特性阻抗公式：a.微带线(microstrip)Z=87/sqrt(Er+1.41)ln5.98H/(0.8W+T)其中，W 为线宽，T 为走线的铜皮厚度，H为走 线到参考平面的距离，Er 是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1(W/H)2.0 及1(Er)15的情况才能应用。b.带

13、状线(stripline)Z=60/sqrt(Er)ln4H/0.67(T+0.8W)其中，H为两参考平面的距离，并且走线位于两参考 平面的中间。此公式必须在 W/H0.35及T/H100MHz）高密度PCB设计中的技巧?在设计高速高密度PCB时，串扰(crosstalkinterference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signalintegrity)有很大的影响。以下提供几个注意的地方：1.控制走线特性阻抗的连续与匹配。2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及 信号完整性的影响，找出可容忍的最小间距。不同芯片信号

14、的结果可能不同。3.选择适当的端接方式。4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同 层相邻走线的情形还大。5.利用盲埋孔(blind/buriedvia)来增加走线面积。但是 PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差 分端接和共模端接，以缓和对时序与信号完整性的影响。23、模拟电源处的滤波经常是用LC电路。但是为什么有时LC比RC滤波效果差？LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的 感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率

15、较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较 差，且要注意所选电阻能承受的功率。24、滤波时选用电感，电容值的方法是什么？电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的 输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增 加纹波噪声(ripplenoise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。另外，如果这LC是放在开关式电源(switchingregulationpower)的输出端时，还要

16、注意此LC所产生的极点零点(pole/zero)对负反馈控制(negativefeedbackcontrol)回路稳定度的影响。25、如何尽可能的达到EMC要求，又不致造成太大的成本压力？5PCB 板上会因 EMC 而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了 ferritebead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结 构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的 电磁辐射效应。1、尽可能选用信号斜率(slewrate)较慢的器件，以降低信号所产生的高频成分。2、注意高 频器件摆放的位置，不要太靠近对外

17、的连接器。3、注意高速信号的阻抗匹配，走线层及其回流电流路径(returncurrentpath)，以减少高频 的反射与辐射。4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别 注意电容的频率响应与温度的特性是否符合设计所需。5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassisground。6、可适当运用groundguard/shunttraces在一些特别高速的信号旁。但要注意guard/shunttraces对走线特性阻抗的影响。7、电源层比地层内缩20H，H为电源层与地层之间的距离。26、当一块PCB板中有多个数/模功能块时，常

18、规做法是要将数/模地分开，原因何在？将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大 小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大 而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使 用。27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上。道理何在？数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return currentpa

19、th)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电 流所产生的噪声便会出现在模拟电路区域内。28、在高速PCB设计原理图设计时，如何考虑阻抗匹配问题？在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距 离，走线宽度，PCB 材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻 抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续 的布线情况，这时候在原理图上只能预留

20、一些terminators(端接)，如串联电阻等，来缓和走 线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发 生。29、哪里能提供比较准确的IBIS模型库？IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/Obuffer等效电 路的电气特性资料，一般可由SPICE模型转换而得(亦可采用测量，但限制较多)，而SPICE 6的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料 是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A 厂商的 器件，只有他们有能力提供他们器件准确模型资料，因为没

21、有其它人会比他们更清楚他们的 器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确，只能不断要求该厂商改进才 是根本解决之道。30、在高速PCB设计时，设计者应该从那些方面去考虑EMC、EMI 的规则呢？一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面.前者归属于 频率较高的部分(30MHz)后者则是较低频的部分(30MHz).所以不能只注意高频而忽略低 频的部分.一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置,PCB迭层的安排,重要 联机的走法,器件的选择等,如果这些没有事前有较佳的安排,事后解决则会事倍功半,增 加成本.例

22、如时钟产生器的位置尽量不要靠近对外的连接器,高速信号尽量走内层并注意特 性阻抗匹配与参考层的连续以减少反射,器件所推的信号之斜率(slewrate)尽量小以减低高 频成分,选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层 噪声.另外,注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loopimpedance 尽量小)以减少辐射.还可以用分割地层的方式以控制高频噪声的范围.最后,适 当的选择PCB与外壳的接地点(chassisground)。31、如何选择EDA 工具？目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1

23、.3.4可以选 择PADS或Cadence 性能价格比都不错。PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时 可以选用单点工具。32、请推荐一种适合于高速信号处理和传输的EDA 软件。常规的电路设计，INNOVEDA的 PADS 就非常不错，且有配合用的仿真软件，而这类设 计往往占据了 70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用 Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是 它的设计流程管理方面应该是最为优秀的。（大唐电信技术专家 王升）33、对PCB板各层含义的解释Topoverlay

24、 顶层器件名称，也叫 topsilkscreen 或者 topcomponentlegend,比如 R1C5,IC10.bottomoverlay同理multilayer如果你设计一个4 层板，你放置一个 freepadorvia,定义它作为multilay 那么 它的pad 就会自动出现在 4个层 上，如果你只定义它是toplayer,那么它的pad 就会只出现 在顶层上。34、2G以上高频PCB设计，走线,排版,应重点注意哪些方面？2G以上高频PCB属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布 局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布

25、线都会造成分布效应。而 且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求EDA工 具能够提供参数化器件，能够编辑特殊形状铜箔。Mentor公司的boardstation中有专门的RF设计模块，能够满足这些要求。而且，一般射频 设计要求有专门射频电路分析工具，业界最著名的是agilent的eesoft，和Mentor的工具有 7很好的接口。35、2G以上高频PCB设计，微带的设计应遵循哪些规则?射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工 具中规定。36、对于全数字信号的PCB，板上有一个80MHz的钟源。除了采用丝网（接地）外，为了

26、保证有足够的驱动能力，还应该采用什么样的电路进行保护？确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能 力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点 的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信 号），在计算系统时序时，要算上时钟在驱动芯片内时延。37、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响 小？时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板 的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS信号可以满足驱

27、动能 力要求，不过您的时钟不是太快，没有必要。38、27M,SDRAM时钟线（80M90M），这些时钟线二三次谐波刚好在VHF波段，从接收端 高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？如果是三次谐波大，二次谐波小，可能因为信号占空比为 50%，因为这种情况下，信号没 有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不 会影响时钟沿速率。源端匹配值，可以采用下图公式得到。39、什么是走线的拓扑架构？Topology,有的也叫routingorder.对于多端口连接的网络的布线次序。40、怎样调整走线的拓扑架构来提高

28、信号的完整性？这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一 样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。41、怎样通过安排迭层来减少 EMI 问题？首先，EMI 要从系统考虑，单凭PCB无法解决问题。层叠对EMI来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。42、为何要铺铜？一般铺铜有几个方面原因。，EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如PGND起到防护 8作用。

29、，PCB工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB板层 铺铜。，信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然 还有散热，特殊器件安装要求铺铜等等原因。43、在一个系统中，包含了dsp 和pld，请问布线时要注意哪些问题呢？看你的信号速率和布线长度的比值。如果信号在传输线上的时延和信号变化沿时间可比的 话，就要考虑信号完整性问题。另外对于多个 DSP，时钟，数据信号走线拓普也会影响信 号质量和时序，需要关注。44、除protel工具布线外，还有其他好的工具吗？至于工具，除了 PROTEL，还有很多布线工具，如 MENTOR 的 WG200

30、0,EN2000 系列和powerpcb，Cadence 的allegro，zuken 的cadstar,cr5000等，各有所长。45、什么是“信号回流路径”？信号回流路径,即return current。高速数字信号在传输时，信号的流向是从驱动器沿PCB传 输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回 信号就称信号回流路径。Dr.Johson 在他的书中解释，高频信号传输，实际上是对传输线与 直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特性，以及他们之 间的耦合。46、如何对接插件进行SI 分析？在IBIS3.2规范中，有关于接插件

31、模型的描述。一般使用EBD模型。如果是特殊板，如背 板，需要SPICE模型。也可以使用多板仿真软件（HYPERLYNX或IS_multiboard），建立多 板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，但只要在可接受范围内即可。47、请问端接的方式有哪些？端接（terminal）,也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一 般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维 南匹配，AC匹配，肖特基二极管匹配。48、采用端接（匹配）的方式是由什么因素决定的？匹配采用方式一般由BUFFER特性，拓普情况，电平

32、种类和判决方式来决定，也要考虑信 号占空比，系统功耗等。49、采用端接（匹配）的方式有什么规则？数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的 信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足要求。Mentor ICX产品教材中有关于匹 配的一些资料。另外HighSpeedDigitaldesignahandbookofblackmagic有一章专门对terminal的讲述，从电磁波原理上讲述匹配对信号完整性的作用，可供参考。50、能否利用器件的IBIS模型对器件的逻辑功能进行仿真？

33、如果不能，那么如何进行电路 的板级和系统级仿真？IBIS模型是行为级模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他结 构级模型。51、在数字和模拟并存的系统中，有 2种处理方法，一个是数字地和模拟地分开，比如在地 层，数字地是独立地一块，模拟地独立一块，单点用铜皮或FB磁珠连接，而电源不分开；另一种是模拟电源和数字电源分开用FB连接，而地是统一地地。请问李先生，这两种方法 效果是否一样？应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割 9可能造成信号回流路径不完整，影响数字信号的信号质量

34、，影响系统EMC质量。因此，无 论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有 多大。现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。52、安规问题：FCC、EMC的具体含义是什么？FCC:federalcommunicationcommission 美国通信委员会EMC:electromegneticcompatibility 电磁兼容FCC是个标准组织，EMC是一个标准。标准颁布都有相应的原因，标准和测试方法。53、何谓差分布线？差分信号，有些也称差动信号，用两根完全一样，极性相反的信号传输一路数据，依靠

35、两根 信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保 持不变。54、PCB仿真软件有哪些？仿 真 的 种 类 很 多，高 速 数 字 电 路 信 号 完 整 性 分 析 仿 真 分 析(SI)常 用 软 件 有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。55、PCB仿真软件是如何进行LAYOUT 仿真的？高速数字电路中，为了提高信号质量，降低布线难度，一般采用多层板，分配专门的电源层，地层。56、在布局、布线中如何处理才能保证 50M以上信号的稳定性 高速数字信号布线，关键是减小传输线对信号

36、质量的影响。因此，100M以上的高速信号布 局时要求信号走线尽量短。数字电路中，高速信号是用信号上升延时间来界定的。而且，不同种类的信号（如TTL,GTL,LVTTL），确保信号质量的方法不一样。57、室外单元的射频部分，中频部分，乃至对室外单元进行监控的低频电路部分往往采用部 署在同一PCB上，请问对这样的PCB在材质上有何要求？如何防止射频，中频乃至低频电 路互相之间的干扰？混合电路设计是一个很大的问题。很难有一个完美的解决方案。一般射频电路在系统中都作为一个独立的单板进行布局布线，甚至会有专门的屏蔽腔体。而 且射频电路一般为单面或双面板，电路较为简单，所有这些都是为了减少对射频电路分布参

37、 数的影响，提高射频系统的一致性。相对于一般的FR4材质，射频电路板倾向与采用高Q值的基材，这种材料的介电常数比较小，传输线分布电容较小，阻抗高，信号传输时延小。在混合电路设计中，虽然射频，数字电路做在同一块PCB上，但一般都分成射频电路区和 数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。58、对于射频部分，中频部分和低频电路部分部署在同一PCB上，mentor有什么解决方案？Mentor 的板级系统设计软件，除了基本的电路设计功能外，还有专门的 RF 设计模块。在RF原理图设计模块中，提供参数化的器件模型，并且提供和EESOFT 等射频电路分析仿真 工具的双向接口；在RFLAYOU

38、T 模块中，提供专门用于射频电路布局布线的图案编辑功能，也有和 EESOFT等射频电路分析仿真工具的双向接口，对于分析仿真后的结果可以反标回 原理图和PCB。同时，利用Mentor软件的设计管理功能，可以方便的实现设计复用，设计 派生，和协同设计。大大加速混合电路设计进程。手机板是典型的混合电路设计，很多大型手机设计制造商都利用Mentor加安杰伦的eesoft作为设计平台。59、mentor的产品结构如何？MentorGraphics的PCB工具有WG(原veribest)系列和Enterprise(boardstation)系列。详细信 息，请登录http:/ 线器。众所周知，对于球栅阵列

39、，COB器件，无网格，任意角度布线器是解决布通率的关键。在最新的 autoactiveRE中，新增添了推挤过孔，铜箔，REROUTE等功能，使它应用更方便。另外，他支持高速布线，包括有时延要求信号布线和差分对布线。61、Mentor的PCB设计软件对差分线队的处理又如何？Mentor 软件在定义好差分对属性后，两根差分对可以一起走线，严格保证差分对线宽，间 距和长度差，遇到障碍可以自动分开，在换层时可以选择过孔方式。62、在一块12 层PCb板上，有三个电源层 2.2v，3.3v,5v，将三个电源各作在一层，地线该 如何处理？一般说来，三个电源分别做在三层，对信号质量比较好。因为不大可能出现信

40、号跨平面层分 割现象。跨分割是影响信号质量很关键的一个因素，而仿真软件一般都忽略了它。对于电源层和地层，对高频信号来说都是等效的。在实际中，除了考虑信号质量外，电源平 面耦合(利用相邻地平面降低电源平面交流阻抗)，层叠对称，都是需要考虑的因素。63、PCB在出厂时如何检查是否达到了设计工艺要求？很多PCB厂家在PCB加工完成出厂前，都要经过加电的网络通断测试，以确保所有联线正 确。同时，越来越多的厂家也采用x光测试，检查蚀刻或层压时的一些故障。对于贴片加工后的成品板，一般采用ICT 测试检查，这需要在PCB设计时添加ICT 测试点。如果出现问题，也可以通过一种特殊的 X光检查设备排除是否加工原

41、因造成故障。64、“机构的防护”是不是机壳的防护？是的。机壳要尽量严密，少用或不用导电材料，尽可能接地。65、在芯片选择的时候是否也需要考虑芯片本身的esd 问题？不论是双层板还是多层板，都应尽量增大地的面积。在选择芯片时要考虑芯片本身的 ESD特性，这些在芯片说明中一般都有提到，而且即使不同厂家的同一种芯片性能也会有所不同。设计时多加注意，考虑的全面一点，做出电路板的性能也会得到一定的保证。但ESD的问 题仍然可能出现，因此机构的防护对ESD的防护也是相当重要的。66、在做pcb板的时候，为了减小干扰，地线是否应该构成闭和形式？在做PCB板的时候，一般来讲都要减小回路面积，以便减少干扰，布地

42、线的时候，也不 应 布成闭合形式，而是布成树枝状较好，还有就是要尽可能增大地的面积。67、如果仿真器用一个电源，pcb板用一个电源，这两个电源的地是否应该连在一起？如果可以采用分离电源当然较好，因为如此电源间不易产生干扰，但大部分设备是有具体要 求的。既然仿真器和PCB板用的是两个电源，按我的想法是不该将其共地的。68、一个电路由几块pcb板构成，他们是否应该共地？一个电路由几块PCB构成，多半是要求共地的，因为在一个电路中用几个电源毕竟是不太 实际的。但如果你有具体的条件，可以用不同电源当然干扰会小些。69、设计一个手持产品，带LCD，外壳为金属。测试 ESD时，无法通过ICE100042的

43、测 试，CONTACT 只能通过1100V，AIR可以通过6000V。ESD耦合测试时，水平只能可以通 过3000V，垂直可以通过4000V测试。CPU主频为33MHZ。有什么方法可以通过ESD测 试？手持产品又是金属外壳，ESD的问题一定比较明显，LCD也恐怕会出现较多的不良现象。如果没办法改变现有的金属材质，则建议在机构内部加上防电材料，加强PCB的地，同时 想办法让LCD接地。当然，如何操作要看具体情况。70、设计一个含有 DSP，PLD的系统，该从那些方面考虑ESD？就一般的系统来讲，主要应考虑人体直接接触的部分，在电路上以及机构上进行适当的保护。至于ESD会对系统造成多大的影响，那还

44、要依不同情况而定。干燥的环境下，ESD现象会 11 比较严重，较敏感精细的系统，ESD的影响也会相对明显。虽然大的系统有时ESD影响并 不明显，但设计时还是要多加注意，尽量防患于未然。71、PCB设计中，如何避免串扰？变化的信号（例如阶跃信号）沿传输线由A 到B传播，传输线CD上会产生耦合信号，变 化的信号一旦结束也就是信号恢复到稳定的直流电平时，耦合信号也就不存在了，因此串扰 仅发生在信号跳变的过程当中，并且信号沿的变化（转换率）越快，产生的串扰也就越大。空间中耦合的电磁场可以提取为无数耦合电容和耦合电感的集合，其中由耦合电容产生的串 扰信号在受害网络上可以分成前向串扰和反向串扰 Sc，这个

45、两个信号极性相同；由耦合电 感产生的串扰信号也分成前向串扰和反向串扰SL，这两个信号极性相反。耦合电感电容产 生的前向串扰和反向串扰同时存在，并且大小几乎相等，这样，在受害网络上的前向串扰信 号由于极性相反，相互抵消，反向串扰极性相同，叠加增强。串扰分析的模式通常包括默认模式，三态模式和最坏情况模式分析。默认模式类似我们实际 对串扰测试的方式，即侵害网络驱动器由翻转信号驱动，受害网络驱动器保持初始状态（高 电平或低电平），然后计算串扰值。这种方式对于单向信号的串扰分析比较有效。三态模式 是指侵害网络驱动器由翻转信号驱动，受害的网络的三态终端置为高阻状态，来检测串扰大 小。这种方式对双向或复杂拓

46、朴网络比较有效。最坏情况分析是指将受害网络的驱动器保持 初始状态，仿真器计算所有默认侵害网络对每一个受害网络的串扰的总和。这种方式一般只 对个别关键网络进行分析，因为要计算的组合太多，仿真速度比较慢。72、导带，即微带线的地平面的铺铜面积有规定吗？对于微波电路设计，地平面的面积对传输线的参数有影响。具体算法比较复杂（请参阅安杰 伦的EESOFT 有关资料）。而一般PCB数字电路的传输线仿真计算而言，地平面面积对传输 线参数没有影响，或者说忽略影响。73、在EMC测试中发现时钟信号的谐波超标十分严重，只是在电源引脚上连接去耦电容。在PCB设计中需要注意哪些方面以抑止电磁辐射呢？EMC的三要素为辐

47、射源，传播途径和受害体。传播途径分为空间辐射传播和电缆传导。所 以要抑制谐波，首先看看它传播的途径。电源去耦是解决传导方式传播，此外，必要的匹配 和屏蔽也是需要的。74、采用4 层板设计的产品中，为什么有些是双面铺地的，有些不是？铺地的作用有几个方面的考虑：1，屏蔽；2，散热；3，加固；4，PCB 工艺加工需要。所 以不管几层板铺地，首先要看它的主要原因。这里我们主要讨论高速问题，所以主要说屏蔽作用。表面铺地对 EMC有好处，但是铺铜要 尽量完整，避免出现孤岛。一般如果表层器件布线较多，很难保证铜箔完整，还会带来内层信号跨分割问题。所以建议表层器件或走线多的板子，不 铺铜。75、对于一组总线（

48、地址，数据，命令）驱动多个（多达4，5个）设备（FLASH,SDRAM,其他外设.）的情况，在PCB布线时，采用那种方式？布线拓扑对信号完整性的影响，主要反映在各个节点上信号到达时刻不一致，反射信号同样 到达某节点的时刻不一致，所以造成信号质量恶化。一般来讲，星型拓扑结构，可以通过控 制同样长的几个stub，使信号传输和反射时延一致，达到比较好的信号质量。在使用拓扑之间，要考虑到信号拓扑节点情况、实际工作原理和布线难度。不同的 buffer，对于信号的反射影响也不一致，所以星型拓扑并不能很好解决上述数据地址总线连接到flash和sdram的时延，进而无法确保信号的质量；另一方面，高速的信号一般

49、在dsp 和sdram之 间通信，flash 加载时的速率并不高，所以在高速仿真时只要确保实际高速信号有效工作的 节点处的波形，而无需关注flash 处波形；星型拓扑比较菊花链等拓扑来讲，布线难度较大，尤其大量数据地址信号都采用星型拓扑时。12附图是使用Hyperlynx仿真数据信号在DDRDSPFLASH拓扑连接，和DDRFLASHDSP连接时在150MHz 时的仿真波形。可以看到，第二种情形，DSP处信号质量更好，而FLASH处波形较差，而实际工作信号时DSP和DDR处的波形。1376、频率30M 以上的PCB，布线时使用自动布线还是手动布线；布线的软件功能都一样吗？是否高速信号是依据信号

50、上升沿而不是绝对频率或速度。自动或手动布线要看软件布线功能 的支持，有些布线手工可能会优于自动布线，但有些布线，例如查分布线，总线时延补偿布 线，自动布线的效果和效率会远高于手工布线。一般 PCB基材主要由树脂和玻璃丝布混合 构成，由于比例不同，介电常数和厚度都不同。一般树脂含量高的，介电常数越小，可以更 薄。具体参数，可以向PCB生产厂家咨询。另外，随着新工艺出现，还有一些特殊材质的PCB板提供给诸如超厚背板或低损耗射频板需要。77、在PCB设计中，通常将地线又分为保护地和信号地；电源地又分为数字地和模拟地，为什么要对地线进行划分？划分地的目的主要是出于EMC的考虑，担心数字部分电源和地上的