第3章组合逻辑电路1精选文档.ppt

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1、第第3章组合逻辑电路章组合逻辑电路1本讲稿第一页，共六十四页比较原理比较原理比比较较两两个个二二进进制制数数的的大大小小要要从从最最高高位位开开始比较直至最低位。始比较直至最低位。如如 对对 于于 A=A3A2A1A0和和 B=B3B2B1B0，若若A3B3，以以下下各各位位不不必必比比较较，就就可可判判断断AB，反之，若，反之，若A3B3，则，则ABi，AiBi，Ai=Bi。其真值表如表。其真值表如表3-19所示。所示。表表3-19 一位比较器真值表一位比较器真值表输 入输 出AiBi(Ai=Bi)(AiBi)01010110110000100001由表可得出一位比较由表可得出一位比较器的三

2、个输出端的逻器的三个输出端的逻辑表达式分别为：辑表达式分别为：本讲稿第三页，共六十四页(Ai=Bi)AiBi(AiBi)图图3-33一位比较器一位比较器1&11一位比较器逻辑图一位比较器逻辑图本讲稿第四页，共六十四页四位比较器四位比较器中规模四位数值比较器中规模四位数值比较器CC14585(74LS85)的逻辑图和逻辑符号如图的逻辑图和逻辑符号如图3-34所示。所示。A3A2A1A0和和B3B2B1B0为比较输入；为比较输入；AB、Ab、ab)(aB)(AB3A3B2A2B1A1B0A0Bi AiBi 本讲稿第六页，共六十四页四四位位比比较较器器(ab)B0A0B1A1B2A2B3A3(AB)

3、(A=B)(AbaBABA=B(a)逻逻 辑辑图图图图3-34 四位数值比较器四位数值比较器&11111111本讲稿第七页，共六十四页四四位位比比较较器器(ab)B0A0B1A1B2A2B3A3(AB)(A=B)(ABAb a=b aBAb a=b ab74LS85(2)实现逻辑图实现逻辑图本讲稿第十一页，共六十四页例例 试选用中规模集成电路实现下表所示试选用中规模集成电路实现下表所示电路。电路。A B C DF1 F2 F30 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11

4、 1 0 01 0 01 0 01 0 01 0 01 0 01 0 00 1 00 0 10 0 10 0 10 0 10 0 10 0 1解解：若若把把A、B、C、D看看成成二二进制数时，进制数时，ABCD=0110时，时，F2=1；ABCD0110时，时，F3=1；上上述述分分析析结结果果是是ABCD与与二二进进制制0110比较得出的。比较得出的。0 1 1 0因此选用四位二进制数值比因此选用四位二进制数值比较器较为方便。较器较为方便。令令A3A2A1A0=ABCD，B3B2B1B0=0110，AB时为时为F3。逻辑图如图所示。逻辑图如图所示。本讲稿第十二页，共六十四页A3A2A1A0B

5、3B2B1B0ABAbaba=b74LS85+5VF3F2F1ABCD0110例子的逻辑图例子的逻辑图本讲稿第十三页，共六十四页3.6 算数运算电路算数运算电路 二进制加法电路二进制加法电路 二进制减法电路二进制减法电路 算术逻辑单元算术逻辑单元(ALU)本讲稿第十四页，共六十四页二进制加法电路半加和全加的概念半加和全加的概念半加器（半加器（Half Adder）全加器（全加器（Full Adder）加法器加法器串行加法器串行加法器并行加法器并行加法器 串行进位并行加法器串行进位并行加法器 超前进位并行加法器超前进位并行加法器BCD码加法器码加法器 本讲稿第十五页，共六十四页半加和全加的概念半

6、加和全加的概念两个两个n位二进制数相加，是从最低有效位开位二进制数相加，是从最低有效位开始相加，得到始相加，得到“和数和数”并传送进位最后得并传送进位最后得到结果。到结果。最低位只有加数和被加数相加，称为半加；最低位只有加数和被加数相加，称为半加；其余各位是加数、被加数和相邻低位的进其余各位是加数、被加数和相邻低位的进位相加称为全加。位相加称为全加。本讲稿第十六页，共六十四页半加器半加器（Half Adder）半加器：完成只有加数和被加数相加的半加器：完成只有加数和被加数相加的电路，称为半加器，如最低位的加法。电路，称为半加器，如最低位的加法。本讲稿第十七页，共六十四页AiBiSiCi+10

7、0 0 00 1 1 01 0 1 01 1 0 1半加器真值表半加器真值表AiBiSiCi+1(a)&=1Ci+1AiBiSi(b)COCi+1HAAiBiSi(c)半加器的逻辑符号及真值表半加器的逻辑符号及真值表本讲稿第十八页，共六十四页全加器（全加器（Full Adder）全全加加器器：能能够够完完成成除除了了加加数数、被被加加数数相相加加之之外外，还还要要加加上上相相邻邻低低位位的的进进位位的的电电路，称为全加器。路，称为全加器。本讲稿第十九页，共六十四页Ai Bi Ci 0 01 01 00 11 00 10 1 1 1 0 0 0 0 0 1 0 1 00 1 1 1 0 01 0

8、 1 1 1 01 1 1 Si Ci+1 全加器真值表全加器真值表全加器的真值表全加器的真值表和和加数加数被加数被加数低位来的进位低位来的进位向高位的进位向高位的进位AiBiCi0100011110AiBiCi0 10001111000000 0 0011111111SiCi+1本讲稿第二十页，共六十四页SiAiBiCiCi+1FA全加器惯用逻辑符号全加器惯用逻辑符号SiAiBiCiCi+1全加器国标逻辑符号全加器国标逻辑符号CI CO全加器的逻辑符号和逻辑图全加器的逻辑符号和逻辑图=1=1Ci+1SiAiBiCi全加器逻辑图全加器逻辑图1&本讲稿第二十一页，共六十四页加法器加法器加法器：实

9、现多位二进制数加法运算的电路。加法器：实现多位二进制数加法运算的电路。串行加法器：串行加法器采用串行运算方式，串行加法器：串行加法器采用串行运算方式，从二进制数的最低位开始，逐位相加至最高从二进制数的最低位开始，逐位相加至最高位，最后得出和数。位，最后得出和数。并行加法器：并行加法器采用并行运算方式，并行加法器：并行加法器采用并行运算方式，将各位数同时相加，因而提高了运算速度。将各位数同时相加，因而提高了运算速度。本讲稿第二十二页，共六十四页并行加法器并行加法器按进位数传递方式可分为串行进位和并行进位按进位数传递方式可分为串行进位和并行进位两种方式并行加法器。两种方式并行加法器。串串行行进进位

10、位并并行行加加法法器器的的全全加加器器的的个个数数等等于于相相加加数的位数。数的位数。图图3-38串行进位并行加法器的逻辑图。串行进位并行加法器的逻辑图。本讲稿第二十三页，共六十四页串行进位并行加法器串行进位并行加法器全全加加器器的的个个数数等等于于加加数数的的位位数数。优优点点是是电电路路简简单单、连连接接方方便便；缺缺点点是是运运算算速速度度不不高高。最最高高位位的的运运算算，必必须须等等到到所所有有低低位位运运算算依依次次结结束束，送送来来进进位位信信号号之后才能进行。之后才能进行。本讲稿第二十四页，共六十四页超前进位并行加法器超前进位并行加法器超超前前进进位位并并行行加加法法器器采采用

11、用超超前前进进位位（并并行行进进位位）的的方方法法，能能够够先先判判断断出出各各位位的的进进位位是是0还还是是1，因因此此四四个个全全加加器器可可同同时时相加，从而提高了运算速度。相加，从而提高了运算速度。3-39为为四四位位超超前前进进位位加加法法器器74LS283的的逻逻辑辑图图。它它由由四四个个全全加加器器和和超超前前进进位位电电路路组组成成。每每位位全全加加器器输输出出本本位位和和Si、绝绝对对进进位位Gi及产生相对进位用的及产生相对进位用的Pi，Pi=Ai Bi。本讲稿第二十五页，共六十四页每位全加器输出本位和每位全加器输出本位和Si进位信号进位信号令令AiBi=Gi为绝对进位，为绝

12、对进位，PiCi为相对进位为相对进位则则Ci+1=Gi+PiCi四位进位信号的逻辑表达式：四位进位信号的逻辑表达式：C1=A0B0+(A0 B0)C0 =G0+P0C0C2=G1+P1C1 =G1+P1(G0+P0C0)=G1+P1G0+P1P0C0C3=G2+P2C2=G2+P2(G1+P1G0+P1P0C0)=G2+P2G1+P2P1G0+P2P1P0C0C4=G3+P3C3=G3+P3(G2+P2G1 +P2P1G0+P2P1P0C0)=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0本讲稿第二十六页，共六十四页FAFAFAFA1111C0A0B0C0S0P0G0C1

13、B1A1C2A2B2C3A3B3S1P1G1S2P2G2S3P3G3&2C43C3C2C1图图3-39 四位超前进位并行加法器四位超前进位并行加法器=1=11&本讲稿第二十七页，共六十四页由由这这些些表表达达式式画画出出的的超超前前进进位位电电路路实实现现了了相相对对进进位位信号的快速传递。信号的快速传递。各位和如下式：各位和如下式：S0=A0 B0 C0 S1=A1 B1 C1S2=A2 B2 C2S3=A3 B3 C和和数数信信号号与与进进位位信信号号是是同同时时产产生生的的，不不必必逐逐级级传传送送。因而，提高了运算速度。因而，提高了运算速度。本讲稿第二十八页，共六十四页A3A2A1A0

14、C0B3B2B1B0S3S2S1S0C474283S1B116151413121110987654321VCCB2S3COA1B0CIGNDA2S2A3B3A0S0A2S2B2A3B3S3C4C0B0A0A1S0B1S174283的外引线排列图和逻辑符号的外引线排列图和逻辑符号74LS283的逻辑符号及外引脚排列图的逻辑符号及外引脚排列图本讲稿第二十九页，共六十四页例例 试用两片试用两片74LS283构成八位二进制数构成八位二进制数加法器。加法器。解解：按按照照加加法法的的规规则则，低低四四位位的的进进位位输输出出CO应应接接高高四四位位的的进进位位输输入入CI，而而低低四四位位的的进进位位输

15、输入入应应接接0。逻辑图如图所示。逻辑图如图所示。两片两片74283构成八位二进制加法器构成八位二进制加法器A3A2A1A0CIB3B2B1B0S3S2S1S0CO74283A3A2A1A0CIB3B2B1B0S3S2S1S0CO742830本讲稿第三十页，共六十四页 BCD码加法器码加法器BCD（Binary Coded Decimal）码码是是用用二二进进制制代代码码分分别表示十进制数各位的代码组合。别表示十进制数各位的代码组合。由由于于每每位位十十进进制制数数最最大大为为9，所所以以BCD码码相相加加时时，其其值超过值超过9的位必须通过减的位必须通过减10或加或加6加以调整。加以调整。因

16、因此此BCD码码相相加加时时，其其和和有有需需要要调调整整和和不不需需要要调调整整两两种种情情况：况：一种和数为一种和数为0-9，不需要调整；，不需要调整；另一种和数为另一种和数为10-18，需要调整，需要调整00110100+）01111100+）01101 00100111+）01011100非非BCD码码需要调整需要调整本讲稿第三十一页，共六十四页图为一位图为一位BCD码并行加法器逻辑图。码并行加法器逻辑图。门门G1、G2、G3用用来来产产生生加加6的的控控制制信信号号。当当门门G1、G2为为1时时，说说明明“和和”输输出出端端为为10、11、12、13、14、15。当当C5为为1时时，

17、和和数为数为16、17、18。A4A1A3A2S4S3S2S1FAB4C4FAB1C1FAB3C3FAB2C2G1G21FAHAC5G3C5进位输出进位输出S4S3S2S1进位输入进位输入一位一位BCD码并行加法器码并行加法器=1由四位串行进位并行由四位串行进位并行加法器和十进制调整加法器和十进制调整电路组成。电路组成。以上情形都需要向以上情形都需要向高位加法器传送进高位加法器传送进位信号位信号C5，并对和，并对和S3、S2位加位加1，实，实现加现加6调整。调整。要实现多位要实现多位BCD码相加，可以用码相加，可以用若干个此电路组若干个此电路组成多位成多位BCD码加码加法器。法器。本讲稿第三十

18、二页，共六十四页例：例：试用试用74LS283实现实现8421码的加法运算。码的加法运算。两个一位两个一位8421码相加之和，最小数是码相加之和，最小数是0000+0000=0000；最大数是最大数是1001+1001=11000（8421码的码的18）。）。74LS283为为四四位位二二进进制制加加法法器器。用用它它进进行行8421码码相相加加时时，若若和和数数小小于于等等于于9时时，无无需需修修正正（加加0000），即即74283输输出出为为8421码相加之和。码相加之和。当当和和数数大大于于等等于于十十进进制制数数10时时，需需加加6予予以以修修正正，加加0110。本讲稿第三十三页，共六

19、十四页S3S2S1S000011110000100000000111010111110C=S3S2+S3S1A3A2A1A0CIB3B2B1B0S3S2S1S0CO74283（2）A3A2A1A0CIB3B2B1B0S3S2S1S0CO74283（1）十位十位1C个位个位A3A2A1A0B3B2B1B0&用用C作为控制端，作为控制端，C=0时不修正，时不修正，C=1修正加修正加0110。逻辑。逻辑图如图所示。图如图所示。修正信号方程为修正信号方程为C=CO+S3S2+S3S1逻辑图如图所示逻辑图如图所示本讲稿第三十四页，共六十四页二进制减法电路二进制减法电路 在计算机中，常常用加法器实现减法运

20、算。在计算机中，常常用加法器实现减法运算。二二进进制制正正、负负数数表表示示方方法法不不同同，实实现现减减法法运算的电路也不同。运算的电路也不同。二进制正、负数的表示方法二进制正、负数的表示方法原码表示法原码表示法补码表示法补码表示法本讲稿第三十五页，共六十四页原码表示法原码表示法又称为符号原码表示法又称为符号-绝对值表示法。绝对值表示法。在在二二进进制制数数最最高高位位前前增增加加一一位位符符号号位位，符符号号位位为为0，表表示示是是正正数数，符符号号位位为为1表表示是负数。其余各位表示数的绝对值。示是负数。其余各位表示数的绝对值。如：如：A=+10010；B=10010。+10010原原=

21、010010；-10010原原=110010。本讲稿第三十六页，共六十四页补码表示法补码表示法一个正数的补码与其原码相同。一个正数的补码与其原码相同。如一个二进制正数如一个二进制正数A=+10110的原码的原码A原原=+10110原原=010110，A补补=+10110补补=010110一一个个负负数数的的补补码码为为在在符符号号位位1不不变变的的前前提提下下，绝绝对值取反加对值取反加1。取反得反码。取反得反码。如如 110010 原码原码 101101 反码反码101101 反码反码+1 加加1101110 补码补码 本讲稿第三十七页，共六十四页也可以用也可以用2n-A的方法求出的方法求出-

22、A的补码。的补码。A补补=2n A 其中其中n为为A的位数。的位数。例如例如1310=11012，它的补码为：它的补码为：1101补补=241101=10000 1101=0011如如-10010的补码为的补码为25-10010=100000-10010=01110，再加上符号位，再加上符号位，则则-10010的补码为的补码为101110。与上面方法求得的补码相同。与上面方法求得的补码相同。补码表示法补码表示法本讲稿第三十八页，共六十四页减法电路减法电路因为减正数等于加负数；减负数等于加正数。有了因为减正数等于加负数；减负数等于加正数。有了正、负数的补码表示法，就可以变减法为补码加法正、负数的

23、补码表示法，就可以变减法为补码加法运算。运算。用补码完成减法用补码完成减法用用补补码码表表示示正正、负负数数，XY=X+Y补补的的补补码码加法运算。加法运算。二进制原码减法运算二进制原码减法运算 0101 5-0010 2 0011 3 二进制补码加法运算二进制补码加法运算 补补码码运运算算结结果果仍仍为为补补码码。差差值值为为正正时时，补补码码原原码码相相同，为十进制数同，为十进制数3。0101 5 +1110 -2的补码的补码 1 0011 3 符号位符号位 溢出舍掉溢出舍掉本讲稿第三十九页，共六十四页减法电路减法电路补码运算的结果仍为补码。结果为正数，补码运算的结果仍为补码。结果为正数，

24、符号位为符号位为0，结果为负数，符号位为，结果为负数，符号位为1。再对再对1101求补得原码，即求补得原码，即1101补补=1011，结果，结果为为3。将加减运算变换成补码加法运算非常方便。将加减运算变换成补码加法运算非常方便。4-)7-30 1 0 01 0 0 1+)1 1 0 14的补码的补码-7的补码的补码-3的补码的补码本讲稿第四十页，共六十四页补码加法运算的步骤是：补码加法运算的步骤是：把减法运算表示成加法运算；把减法运算表示成加法运算；将两数各自求补；将两数各自求补；将将求求补补后后的的两两个个补补码码相相加加，如如有有溢溢出出则丢掉，对运算结果求补，得到原码。则丢掉，对运算结果

25、求补，得到原码。本讲稿第四十一页，共六十四页2.求反电路求反电路求反电路可以用异或门实现，如图求反电路可以用异或门实现，如图3-40所所示。示。=1F3A3=1F2A2=1F1A1=1F0A0M图图3-40 求反电路求反电路M=0时，时，M=1时，时，本讲稿第四十二页，共六十四页3.原码输出二进制减法电路原码输出二进制减法电路 按照补码运算规则设计的减法电路如图按照补码运算规则设计的减法电路如图3-41所示。所示。两个四位二进制数两个四位二进制数A和和B（最高位为符号位）（最高位为符号位）做减法运算是变减法为补码的加法运算。做减法运算是变减法为补码的加法运算。本讲稿第四十三页，共六十四页3.原

26、码输出二进制减法电路原码输出二进制减法电路中规模四位超中规模四位超前进位加法器前进位加法器求反求反电路电路四位二进制数四位二进制数A和和B在在A3A2A1A0输入端输入端送入送入-5的补码的补码1011，B3B2B1B0输入端送输入端送入入+2的补码的补码0010。-2的补码由的补码由C0=1控控制求反电路对制求反电路对+2求求反，送入反，送入1#74LS283实现实现 的的运算。得中间结果运算。得中间结果 S3S2S1S0为为-7的补码，符号位的补码，符号位S3为为1表示是负数表示是负数的补码。的补码。S3也控制门也控制门G1、G2、G3对数值部分对数值部分S2S1S0(001)求求反，求反

27、后送入反，求反后送入#74LS283与与B3B2B1B0(0000)、C0(1)相加，实现对相加，实现对-7的补码再求补得的补码再求补得-7的原码输出。的原码输出。例如例如-5-2=-7用用二进制数计算的二进制数计算的过程描述如下：过程描述如下：对对-7的补码再求补的补码再求补码：码：1001为为1111。用负数减正数，结用负数减正数，结果为负数。果为负数。本讲稿第四十四页，共六十四页本讲稿第四十五页，共六十四页原码输出减法电路的设计原理是：原码输出减法电路的设计原理是：负数用补码表示，将减法变为加法。负数用补码表示，将减法变为加法。AB 补补=A 补补+B补补，变成原码需要，变成原码需要对对

28、AB补补再求补一次，再求补一次，即即AB补补补补=AB原原。本讲稿第四十六页，共六十四页 算术逻辑单元（算术逻辑单元（ALU）算算术术逻逻辑辑单单元元(Arithmetic Logic Unit，简称ALU)不不仅仅能能进进行行算算术术运运算算（如如加加减减运运算算），而而且且能能进进行行逻逻辑辑运运算算（与与、与与非非、或或、或或非非、异异或或、数数码码比比较较等等）。它它是是在在全全加加器器的的基基础础上上，增增加加控控制制门门和和功功能能选选择择控控制制端端构成的。构成的。算算术术逻逻辑辑单单元元输输入入端端输输入入的的二二进进制制代代码码，可可以以是是参参加加运运算算的的数数据据，也也

29、可可以以是是代代表表特特定定含含义义的的信信息息。由由于于其其功能全面，在计算机和数字装置中得到了广泛的应用。功能全面，在计算机和数字装置中得到了广泛的应用。本讲稿第四十七页，共六十四页ALU的基本组成原理的基本组成原理图图3-42为为一一个个功功能能简简单单的的ALU的的逻逻辑辑框框图图及及其其中中某一位的逻辑图。某一位的逻辑图。方式控制端方式控制端:M=1,算术运算术运算，算，M=0逻辑运算。逻辑运算。操作选择端操作选择端数据输入端数据输入端进位输入端进位输入端进位输出端进位输出端结果输出端结果输出端本讲稿第四十八页，共六十四页ALU的基本组成原理的基本组成原理本讲稿第四十九页，共六十四页

30、ALU的基本组成原理的基本组成原理当当方方式式控控制制端端M=0时时，进进行行逻逻辑辑运运算算。对对应应S1、S0的的四四种种状状态态，ALU执行不同的操作。执行不同的操作。当当M=1时时，进进行行算算术术运运算算。由由于于进进位位输输入入有有两两个个状状态态，所所以以ALU执行的操作也不同。如表执行的操作也不同。如表3-22、3-23所示。所示。表表3-22、3-23 简单简单ALU的逻辑功能的逻辑功能选选 择择S1 S0M=0逻辑运算逻辑运算M=1 算术操作算术操作Ci=0Ci=10 00 11 01 1Fi=AiFi=AiFi=Ai BiFi=Ai BiFi=AiFi=AiFi=Ai加加

31、BiFi=Ai加加BiFi=Ai加加1Fi=Ai加加1Fi=Ai加加Bi加加1Fi=Ai加加Bi加加1本讲稿第五十页，共六十四页集成算术逻辑单元集成算术逻辑单元 图图3-43是是74181ALU中规模集成电路逻辑原理图。中规模集成电路逻辑原理图。74181是是在在四四位位超超前前进进位位加加法法器器基基础础上上发发展展起起来来的的，具具有有十十六种逻辑运算功能和十六种算术运算功能。六种逻辑运算功能和十六种算术运算功能。具有如下性能特点：具有如下性能特点：在扩展字长时，可作高速超前进位运算。在扩展字长时，可作高速超前进位运算。算算术术运运算算：加加、减减，左左移移一一位位；比比较较大大小小；12

32、个个其其它它算算术运算。术运算。逻逻辑辑运运算算：异异或或；比比较较；与与；与与非非；或或；或或非非及及其其它逻辑运算。它逻辑运算。芯片上有芯片上有75个等效门。个等效门。本讲稿第五十一页，共六十四页B3A3B2A2Y3X3Y2X2B1A1Y1X1B0A0Y0X0S3S2S1S0MC-1GC3T3T2T1T0F3F2F1F0FA=BM+C2M+C1M+C0M+C-1图图6-14 74181型型ALU中规模集成电路逻辑原理图中规模集成电路逻辑原理图P11111=1=1=1=1&本讲稿第五十二页，共六十四页A3A2A1A0和和B3B2B1B0是两个输入运算代码，是两个输入运算代码，F3F2F1F0

33、是输出的运算结果，是进行算术加法运算时是输出的运算结果，是进行算术加法运算时的进位输出，是来自低位的进位输入。当两个数完全的进位输出，是来自低位的进位输入。当两个数完全相同时，相同时，FA=B=1。G、P是进位产生函数输出端和进位传送函数输出是进位产生函数输出端和进位传送函数输出端，提供扩展位数、片间连接用。端，提供扩展位数、片间连接用。M是逻辑是逻辑/算术运算控制端，算术运算控制端，S3S2S1S0为操作选择为操作选择端。端。将输入变量和输出变量按正逻辑规定列出将输入变量和输出变量按正逻辑规定列出74181的运算功能见表的运算功能见表3-24。本讲稿第五十三页，共六十四页F=A加加1F=(A

34、+B)加加1F=(A+B)加加1F=0F=A加加AB加加1F=(A+B)加加AB加加1F=A减减BF=ABF=A加加AB加加1F=A加加B加加1F=(A+B)加加AB加加1F=ABF=A加加A加加1F=(A+B)加加A加加1F=(A+B)加加A加加1F=AC-1=0(有进位有进位)C-1=1(无进位无进位)F=AF=A+BF=A+BF=减减1F=A加加ABF=(A+B加加)ABF=A减减B减减1F=AB减减1F=A加加ABF=A加加BF=(A+B)加加ABF=AB减减1F=A加加A(相当相当A乘以乘以2)F=(A+B)加加AF=(A+B)加加AF=A减减1F=AF=A+BF=ABF=0F=AB

35、F=BF=A BF=ABF=A+BF=A BF=BF=ABF=1F=A+BF=A+BF=A0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1M=0算术运算算术运算M=1逻辑运算逻辑运算运运 算算 功功 能能S3 S2 S1 S0操操 作作 选选 择择表表3-24 74181型四位算术逻辑单元的运算种类型四位算术逻辑单元的运算种类(正逻辑正逻辑)本讲稿第五十四页，共六十四页若输入、输出按负逻辑规定，则输入为若输入、输出按负逻

36、辑规定，则输入为 输出为输出为 C3 和和 S3S2S1S0，M，FA=B端是状态标志，符号不变。端是状态标志，符号不变。本讲稿第五十五页，共六十四页3.8 奇偶校验电路奇偶校验电路在在数数字字设设备备中中，数数据据的的传传输输是是大大量量的的，且且传传输输的的数数据都是由若干位二进制代码据都是由若干位二进制代码0和和1组合而成的。组合而成的。由由于于系系统统内内部部或或外外部部干干扰扰等等原原因因就就可可能能使使数数据据信信息息在在传传输输过过程程中中产产生生错错误误，例例如如在在发发送送端端，待待发发送送的的数数据据是是8位位，有三位是有三位是1，到了接收端变成了四位是，到了接收端变成了四

37、位是1，产生了误传。，产生了误传。奇奇偶偶校校验验器器就就是是能能自自动动检检验验数数据据信信息息传传送送过过程程中中是是否否出现误传的逻辑电路。出现误传的逻辑电路。本讲稿第五十六页，共六十四页奇偶校验的基本原理奇偶校验的基本原理奇偶校验的基本方奇偶校验的基本方法就是在待发送的法就是在待发送的有效数据位之外再有效数据位之外再增加一位奇偶校验增加一位奇偶校验位位(又称监督码又称监督码)。利用这一位将待发送利用这一位将待发送的数据代码中含的数据代码中含1的个的个数补成奇数（当采用奇数补成奇数（当采用奇校验）或者补成偶数校验）或者补成偶数（当采用偶校验），形（当采用偶校验），形成传输码。成传输码。在

38、接收端通过检查在接收端通过检查接收到的传输码中接收到的传输码中1的个数的奇偶性判断的个数的奇偶性判断传输过程中是否有误传输过程中是否有误传现象。传现象。传输正确则向传输正确则向接收端发出接收接收端发出接收命令，否则拒绝命令，否则拒绝接收或发出报警接收或发出报警信号。信号。产生奇偶校验位产生奇偶校验位（监督码）（监督码）判断传输码中含判断传输码中含1的个数奇偶性的个数奇偶性本讲稿第五十七页，共六十四页奇偶校验的编码表奇偶校验的编码表 1 0 0 00 0 0 10 0 1 01 0 1 10 1 0 01 1 0 11 1 1 00 1 1 1100101100 0 00 0 10 1 00 1

39、 11 0 01 0 11 1 01 1 1 WOD A B C WODA B C 传输码传输码监督码监督码发送码发送码奇校验奇校验 0 0 0 01 0 0 11 0 1 00 0 1 11 1 0 00 1 0 10 1 1 01 1 1 1011010010 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1WE A B C WEA B C 传输码传输码监督码监督码发送码发送码偶校验偶校验本讲稿第五十八页，共六十四页三位二进制码的奇校验系统联接方式三位二进制码的奇校验系统联接方式 本讲稿第五十九页，共六十四页中规模集成奇偶发生器中规模集成奇偶发生器/校验器校验器

40、如图是中规模集成奇偶发生器如图是中规模集成奇偶发生器74180的逻辑图。的逻辑图。A、B、C、D、E、F、G、H是八位输入代码是八位输入代码。SOD和和SE是奇偶控制端是奇偶控制端WOD是奇校验端，是奇校验端，WE是偶校验端是偶校验端本讲稿第六十页，共六十四页中规模集成奇偶发生器中规模集成奇偶发生器/校验器校验器如图是中规模集成奇偶发生器如图是中规模集成奇偶发生器74180的引脚排列图。的引脚排列图。本讲稿第六十一页，共六十四页中规模集成奇偶发生器中规模集成奇偶发生器/校验器校验器如图是中规模集成奇偶发生器如图是中规模集成奇偶发生器74180的逻辑图。的逻辑图。本讲稿第六十二页，共六十四页中规

41、模集成奇偶发生器中规模集成奇偶发生器/校验器校验器表表3-27是是74180的功能表。的功能表。SOD=1，SE=0，监督，监督码引自码引自WOD。SOD=0 SE=1监督码引自WE。1 01 00 10 11 10 0SE SOD1 00 10 11 00 01 1偶偶 数数奇奇 数数偶偶 数数奇奇 数数WE WODAH中一的个数中一的个数输输 出出输输 入入本讲稿第六十三页，共六十四页、中规模集成奇偶发生器、中规模集成奇偶发生器/校验器校验器图图3-47是一个八位奇校验系统。是一个八位奇校验系统。SOD=1，SE=0，监督码引自监督码引自WOD。A-H是偶数是偶数,WOD=1,否则否则WOD=0。如果如果WOD=1,SOD=1,SE=0,WOD2=1,正正确。确。如果如果WOD=0,SOD=0,SE=1,WOD2=1,正确。正确。否则否则WOD2=0,错误。错误。本讲稿第六十四页，共六十四页