第51章 图形设计方法精选文档.ppt

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1、第51章 图形设计方法本讲稿第一页，共二十页6.1 6.1 设计初步设计初步 1.为本项工程设计建立文件夹为本项工程设计建立文件夹 2.输入设计项目和存盘输入设计项目和存盘 图图6-1 元件输元件输入对话框入对话框 K KX康芯科技康芯科技本讲稿第二页，共二十页6.1 6.1 设计初步设计初步 3.将设计项目设置成可调用的元件将设计项目设置成可调用的元件 图图6-2 将所需元件全部调入原理图编辑窗并连接好将所需元件全部调入原理图编辑窗并连接好 本讲稿第三页，共二十页6.1 6.1 设计初步设计初步 4.设计全加器顶层文件设计全加器顶层文件 图图6-3 连接好的全加器原理图连接好的全加器原理图f

2、_adder.bdf 本讲稿第四页，共二十页6.1 6.1 设计初步设计初步 5.将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 图图6-4 f_adder.bdf工程设置窗工程设置窗 本讲稿第五页，共二十页6.1 6.1 设计初步设计初步 5.将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 图图6-5 加入本工程所有文件加入本工程所有文件 本讲稿第六页，共二十页6.1 6.1 设计初步设计初步 5.将设计项目设置成工程和时序仿真将设计项目设置成工程和时序仿真 图图6-6 全加器工程全加器工程f_adder的仿真波形的仿真波形 本讲稿第七页，共二十页6.2 6.2

3、应用宏模块的原理图设计应用宏模块的原理图设计 6.2.1 测频计数器设计测频计数器设计 图图6-7 含有时钟使能的两位十进制计数器含有时钟使能的两位十进制计数器 本讲稿第八页，共二十页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.1 测频计数器设计测频计数器设计 图图6-8 两位十进制计数器工作波形两位十进制计数器工作波形 本讲稿第九页，共二十页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.2 频率计主结构电路设计频率计主结构电路设计 图图6-9 两位十进制频率计顶层设计原理图文件两位十进制频率计顶层设计原理图文件 本讲稿第十页，共二十页6.2

4、6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.2 频率计主结构电路设计频率计主结构电路设计 图图6-10 两位十进制频率计测频仿真波形两位十进制频率计测频仿真波形 本讲稿第十一页，共二十页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.3 时序控制电路设计时序控制电路设计 图图6-11 测频时序控制电路测频时序控制电路 本讲稿第十二页，共二十页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.3 时序控制电路设计时序控制电路设计 图图6-12 测频时序控制电路工作波形测频时序控制电路工作波形 本讲稿第十三页，共二十页6.2 6.2 应用

5、宏模块的原理图设计应用宏模块的原理图设计 6.2.4 顶层电路设计顶层电路设计 图图6-13 频率计顶层电路原理图频率计顶层电路原理图 本讲稿第十四页，共二十页6.2 6.2 应用宏模块的原理图设计应用宏模块的原理图设计 6.2.4 顶层电路设计顶层电路设计 图图6-14 频率计工作时序波形频率计工作时序波形 本讲稿第十五页，共二十页习习 题题 6-1.用用74148和和与与非非门门实实现现8421BCD优优先先编编码码器器，用用3片片74139组组成成一一个个5-24线线译码器。译码器。6-2.用用74283加加法法器器和和逻逻辑辑门门设设计计实实现现一一位位8421BCD码码加加法法器器电

6、电路路，输输入入输输出出均均是是BCD码码，CI为为低低位位的的进进位位信信号号，CO为为高高位位的的进进位位信信号号，输输入入为为两两个个1位位十十进进制数制数A，输出用，输出用S表示。表示。6-3.设设计计一一个个7人人表表决决电电路路，参参加加表表决决者者7人人，同同意意为为1，不不同同意意为为0，同同意意者者过过半半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。则表决通过，绿指示灯亮；表决不通过则红指示灯亮。6-4.设设计计一一个个周周期期性性产产生生二二进进制制序序列列01001011001的的序序列列发发生生器器，用用移移位位寄寄存存器或用同步时序电路实现，并用时序仿真器验证其功

7、能。器或用同步时序电路实现，并用时序仿真器验证其功能。6-5.用用D触触发发器器构构成成按按循循环环码码(000-001-011-111-101-100-000)规规律工作的六进制同步计数器。律工作的六进制同步计数器。6-6.应用应用4位全加器和位全加器和74374构成构成4位二进制加法计数器。位二进制加法计数器。本讲稿第十六页，共二十页习习 题题 6-7.用用74194、74273、D触触发发器器等等器器件件组组成成8位位串串入入并并出出的的转转换换电电路路，要要求求在在转转换换过过程程中中数数据据不不变变，只有当只有当8位一组数据全部转换结束后，输出才变化一次。位一组数据全部转换结束后，输

8、出才变化一次。如果使用如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？触发器和非门来完成上述功能，应该有怎样的电路？6-8.用用一一片片74163和和两两片片74138构构成成一一个个具具有有12路路脉脉冲冲输输出出的的数数据据分分配配器器。要要求求在在原原理理图图上上标标明第明第1路到第路到第12路输出的位置。若改用一片路输出的位置。若改用一片74195代替以上的代替以上的74163，试完成同样的设计。，试完成同样的设计。6-9.用用同同步步时时序序电电路路对对串串行行二二进进制制输输入入进进行行奇奇偶偶校校验验，每每检检测测5位位输输入入，输输出出一一个个结

9、结果果。当当5位输入中位输入中1的数目为奇数时，在最后一位的时刻输出的数目为奇数时，在最后一位的时刻输出1。6-10.用用7490设计模为设计模为872的计数器，且输出的个位、十位、百位都应符合的计数器，且输出的个位、十位、百位都应符合8421码权重。码权重。6-11.用用74161设计一个设计一个97分频电路，用置分频电路，用置0和置数两种方法实现。和置数两种方法实现。6-12.某某通通信信接接收收机机的的同同步步信信号号为为巴巴克克码码1110010。设设计计一一个个检检测测器器，其其输输入入为为串串行行码码x，输输出出为为检检测结果测结果y，当检测到巴克码时，输出，当检测到巴克码时，输出

10、1。本讲稿第十七页，共二十页实实 验验 与与 设设 计计 6-1.用原理图输入法设计8位全加器(1)实实验验目目的的：熟熟悉悉利利用用Quartus的的原原理理图图输输入入方方法法设设计计简简单单组组合合电电路路，掌掌握握层层次次化化设设计计的的方方法法，并并通通过过一一个个8位位全全加加器器的的设设计计把把握握利利用用EDA软软件件进进行行原原理理图图输输入入方式的电子线路设计的详细流程。方式的电子线路设计的详细流程。(2)实实验验原原理理：一一个个8位位全全加加器器可可以以由由8个个1位位全全加加器器构构成成，加加法法器器间间的的进进位位可可以以串串行行方方式式实实现现，即即将将低低位位加

11、加法法器器的的进进位位输输出出cout与与相相临临的的高高位位加加法法器器的的最最低低进位输入信号进位输入信号cin相接。而一个相接。而一个1位全加器可以按照位全加器可以按照6.1节介绍的方法来完成。节介绍的方法来完成。(3)实实验验内内容容1：按按照照6.1节节介介绍绍的的方方法法与与流流程程，完完成成半半加加器器和和全全加加器器的的设设计计，包包括括原原理理图图输输入入、编编译译、综综合合、适适配配、仿仿真真、实实验验板板上上的的硬硬件件测测试试，并并将将此此全全加加器器电电路路设设置置成成一一个个硬硬件件符符号号入入库库。键键1、键键2、键键3(PIO0/1/2)分分别别接接ain、bi

12、n、cin；发光管；发光管D2、D1(PIO9/8)分别接分别接sum和和cout。本讲稿第十八页，共二十页实实 验验 与与 设设 计计 6-1.用原理图输入法设计8位全加器(4)实实验验内内容容2：建建立立一一个个更更高高层层次次的的原原理理图图设设计计，利利用用以以上上获获得得的的1位位全全加加器器构构成成8位位全全加加器器，并并完完成成编编译译、综综合合、适适配配、仿仿真真和和硬硬件件测测试试。建建议议选选择择电电路路模模式式1（附附录录图图3）；键键2、键键1输输入入8位位加加数数；键键4、键键3输输入入8位位被被加加数数；数数码码6/5显示加和；显示加和；D8显示进位显示进位cout

13、。(5)实实验验报报告告：详详细细叙叙述述8位位加加法法器器的的设设计计流流程程；给给出出各各层层次次的的原原理理图图及及其其对对应应的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果。的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果。本讲稿第十九页，共二十页实实 验验 与与 设设 计计 6-2.用原理图输入法设计较复杂数字系统用原理图输入法设计较复杂数字系统(1)实实验验目目的的：熟熟悉悉原原理理图图输输入入法法中中74系系列列等等宏宏功功能能元元件件的的使使用用方方法法，掌掌握握更更复复杂杂的的原原理理图图层层次次化化设设计计技术和数字系统设计方法。完成技

14、术和数字系统设计方法。完成8位十进制频率机的设计。位十进制频率机的设计。(2)原原理理说说明明：利利用用6.2节节介介绍绍的的2位位计计数数器器模模块块，连连接接它它们们的的计计数数进进位位，用用4个个计计数数模模块块就就能能完完成成一一个个8位位有有时时钟钟使使能能的的计计数数器器；对对于于测测频频控控制制器器的的控控制制信信号号，在在仿仿真真过过程程中中应应该该注注意意它它们们可可能能的毛刺现象。最后按照的毛刺现象。最后按照6.2节中的设计流程和方法即可完成全部设计。节中的设计流程和方法即可完成全部设计。(3)实实验验内内容容：首首先先完完成成2位位频频率率计计的的设设计计，然然后后进进行

15、行硬硬件件测测试试，建建议议选选择择电电路路模模式式2；数数码码2和和1显显示示输输出出频频率率值值，待待测测频频率率F_IN接接clock0；测测频频控控制制时时钟钟CLK接接clock2，若若选选择择clock2=8Hz，门门控控信信号号CNT_EN的的脉脉宽宽恰恰好好为为1秒秒。然然后后建建立立一一个个新新的的原原理理图图设设计计层层次次，在在此此基基础础上上将将其其扩扩展展为为8位频率计，仿真测试该频率计待测信号的最高频率，并与硬件实测的结果进行比较。位频率计，仿真测试该频率计待测信号的最高频率，并与硬件实测的结果进行比较。(4)实实验验报报告告：给给出出各各层层次次的的原原理理图图、工工作作原原理理、仿仿真真波波形形图图和和分分析析，详详述述硬硬件件实实验验过过程程和和实实验验结果。结果。本讲稿第二十页，共二十页