数字逻辑电路基础和计算机中的逻辑部件幻灯片.ppt

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1、数字逻辑电路基础和计算机中的逻辑部件第1页，共24页，编辑于2022年，星期六2.1 数字逻辑电路基础数字逻辑电路基础 2.1.1 半导体和二极管半导体和二极管 2.1.2 双极型晶体三极管与反相器电路双极型晶体三极管与反相器电路 2.1.3 MOS管的结构和它的伏安特性管的结构和它的伏安特性2.2 基本逻辑门和布尔代数知识基础基本逻辑门和布尔代数知识基础 2.2.1 最基本的逻辑门电路：非门，与非门，或非门最基本的逻辑门电路：非门，与非门，或非门 2.2.2 布尔代数知识基础布尔代数知识基础 1.基本逻辑运算和基本逻辑门电路基本逻辑运算和基本逻辑门电路 2.布尔代数的基本定理和常用公式布尔代

2、数的基本定理和常用公式 3.布尔代数的应用举例：逻辑函数化简布尔代数的应用举例：逻辑函数化简 4.逻辑门电路设计举例逻辑门电路设计举例返回返回一、本课程的预备性知识一、本课程的预备性知识第2页，共24页，编辑于2022年，星期六一、本课程的预备性知识一、本课程的预备性知识2.3 组合逻辑电路组合逻辑电路 1.基本逻辑门：反相器，与门，与非门基本逻辑门：反相器，与门，与非门 2.三态门，数据选择器，译码器，编码器三态门，数据选择器，译码器，编码器 3.组合逻辑电路应用举例组合逻辑电路应用举例2.4 时序逻辑电路时序逻辑电路 1.基本基本 R-S 触发器，触发器，D 触发器触发器 2.有接收控制功

3、能的寄存器，有输出控制功能的寄存器有接收控制功能的寄存器，有输出控制功能的寄存器 有清有清0 控制功能的寄存器，有计数功能的计数器控制功能的寄存器，有计数功能的计数器 3.时序逻辑电路应用举例时序逻辑电路应用举例2.5 现场可编程器件的内部结构、编程及应用现场可编程器件的内部结构、编程及应用 1.简单简单PLD器件器件 2.复杂复杂PLD器件器件 3.门阵列器件门阵列器件返回返回第3页，共24页，编辑于2022年，星期六1.晶体三极管和反相器电路晶体三极管和反相器电路 半导体：单方向导电的物体，可以实现二极管，半导体：单方向导电的物体，可以实现二极管，与半导体相对应的有导体（双向导电）和绝缘体

4、（不导电）。与半导体相对应的有导体（双向导电）和绝缘体（不导电）。在半导体的基体上，经过人工加工，在半导体的基体上，经过人工加工，可以生产出三极管，其特性：可以生产出三极管，其特性：基极基极发射极发射极集电极集电极+Vcc (+5V)接地接地输入电平输入电平 0.7 V,三级管导通，三级管导通，使输出电平为使输出电平为 0 V；输入电平输入电平=0 V,三级管截止三级管截止，使输出电平使输出电平 4 V；这已经构成了反相器线路这已经构成了反相器线路,完成逻辑取反功能。完成逻辑取反功能。输出输出输入输入电阻电阻电源电源+Vcc TT返回返回第4页，共24页，编辑于2022年，星期六2.与非门与非

5、门 和和 或非门或非门+Vcc (+5V)接地接地输出输出输入输入1电源电源输入输入2输入输入2输入输入1+Vcc (+5V)输出输出电源电源与非门与非门：2 路输入都高，输出才为低；路输入都高，输出才为低；或非门或非门：任何一路输入为高，输出都为低：任何一路输入为高，输出都为低接地接地当然，也可以制作并使用不带反相功能的当然，也可以制作并使用不带反相功能的 与门与门 和和 或门或门 电路。电路。输入控制端（图中的一个晶体管）也可以多于输入控制端（图中的一个晶体管）也可以多于 2 个。个。T1T2T1T2返回返回第5页，共24页，编辑于2022年，星期六3.逻辑运算逻辑运算与与数字逻辑电路数字

6、逻辑电路 数字逻辑电路是实现数字计算机的物质基础。数字逻辑电路是实现数字计算机的物质基础。最基本的逻辑电路：与门，或门，非门；用它们可以组合出最基本的逻辑电路：与门，或门，非门；用它们可以组合出实现任何复杂的逻辑运算功能的电路。实现任何复杂的逻辑运算功能的电路。最基本的逻辑运算有：与运算，或运算，非运算，正好可最基本的逻辑运算有：与运算，或运算，非运算，正好可以选用与门、或门、非门来加以实现。以选用与门、或门、非门来加以实现。逻辑关系可以采用数学公式来表示和执行运算，此数学工逻辑关系可以采用数学公式来表示和执行运算，此数学工具就是布尔代数，又称逻辑代数。具就是布尔代数，又称逻辑代数。例如，例如

7、，A=B*C+E*/F；A为输出（运算结果），为输出（运算结果），B、C、E、F为输入，为输入，*、+、/分别代表与、或、非运算符；分别代表与、或、非运算符；运算符的优先级：非运算最高，与运算次之，或运算最低。运算符的优先级：非运算最高，与运算次之，或运算最低。这一逻辑运算功能，显然可以用这一逻辑运算功能，显然可以用 与门与门、或门或门、非门非门来实现。来实现。返回返回第6页，共24页，编辑于2022年，星期六4.逻辑功能的表示和等效电路逻辑功能的表示和等效电路 逻辑功能可以选用逻辑功能可以选用布尔代数式布尔代数式表示，表示，卡诺图表示，卡诺图表示，真值表真值表表示，或表示，或者用线路逻辑图表

8、示。者用线路逻辑图表示。与、与、或、或、非门非门 的图形符号：的图形符号：非门非门 与门与门 与非门与非门 或门或门 或非门或非门AXBA B X 0 0 0 0 1 0 1 0 0 1 1 1A B X 0 0 1 0 1 1 1 0 1 1 1 0X=AB X=AB X=A+B X=A+B 真值表真值表XXXAAABBBAX返回返回第7页，共24页，编辑于2022年，星期六5.真值表和逻辑表达式的对应关系真值表和逻辑表达式的对应关系逻辑功能可以选用逻辑功能可以选用布尔代数式布尔代数式表示，卡诺图表示，表示，卡诺图表示，真值表真值表表示，或者线路逻辑图表示。表示，或者线路逻辑图表示。与门与门

9、与非门与非门ABA B X 0 0 0 0 1 0 1 0 0 1 1 1A B X 0 0 1 0 1 1 1 0 1 1 1 0X=A B X=A B ABX1.用用与逻辑与逻辑写出真值表中每写出真值表中每一横行中输出为一横行中输出为 1 的逻辑的逻辑表达式；表达式；2.用用或逻辑或逻辑汇总真值表中全部汇总真值表中全部输出为输出为 1 的逻辑。的逻辑。3.不必理睬那些输出为不必理睬那些输出为 0的各的各行的内容，它们已经隐含在行的内容，它们已经隐含在通过通过 1、2 两步写出的表两步写出的表达式中。达式中。X=A*B+A*B+A*BX真值表真值表返回返回第8页，共24页，编辑于2022年，

10、星期六6.基本定理和常用公式，逻辑化简基本定理和常用公式，逻辑化简A1=A A0=0 AA=A AA=0A+1=1 A+0=A A+A=A A+A=1A+B=B+A AB=BA A=A(A+B)+C=A+(B+C)(AB)C=A(BC)A(B+C)=AB+AC A+BC=(A+B)(A+C)A+AB=A A(A+B)=AA+AB=A+B A(A+B)=ABA B =A+B A+B=A B例如：例如：AB+AB+AB=A(B+B)+AB=A+AB =A+B =AB返回返回第9页，共24页，编辑于2022年，星期六7.三态门电路三态门电路 三态门电路是一种最重要的总线接口电路，它保留了图腾三态门电

11、路是一种最重要的总线接口电路，它保留了图腾输出结构电路信号传输速度快、驱动能力强的特性，又有集电输出结构电路信号传输速度快、驱动能力强的特性，又有集电极开路电路的输出可以极开路电路的输出可以“线与线与”的优点，是构建计算机总线的的优点，是构建计算机总线的理想电路。理想电路。“三态三态”是指电路可以输出正常的是指电路可以输出正常的“0”或或“1”逻辑电平，逻辑电平，也可以处于高阻态，取决于输入和控制信号。为高阻态时，也可以处于高阻态，取决于输入和控制信号。为高阻态时，“0”和和“1”的输出极都截止，相当于与所连接的线路断开，便的输出极都截止，相当于与所连接的线路断开，便于实现从多个数据输入中选择

12、其一。于实现从多个数据输入中选择其一。A B C/G1 /G2 G3总线总线例如，当控制信号例如，当控制信号/G1为低电平，为低电平，/G2 和和/G3为高电平时，三态门为高电平时，三态门的输入的输入 A 被送到总线上，另被送到总线上，另外两个三态门的输出处于高外两个三态门的输出处于高阻态。阻态。返回返回第10页，共24页，编辑于2022年，星期六二、计算机中常用的逻辑电路二、计算机中常用的逻辑电路1.加法器和算术逻辑单元加法器和算术逻辑单元2.译码器和编码器译码器和编码器3.数据选择器数据选择器4.触发器和寄存器、计数器触发器和寄存器、计数器5.阵列逻辑电路阵列逻辑电路6.存储器芯片存储器芯

13、片 RAM 和和 ROM7.通用阵列逻辑通用阵列逻辑 GAL8.复杂的可编程逻辑器件复杂的可编程逻辑器件 CPLD:MACH器件器件9.现场可编程门阵列现场可编程门阵列 FPGA 器件器件返回返回第11页，共24页，编辑于2022年，星期六计算机中常用的逻辑器件计算机中常用的逻辑器件 计算机中常用的逻辑器件，包括组合逻辑电路和时序逻辑电计算机中常用的逻辑器件，包括组合逻辑电路和时序逻辑电路两大类别。路两大类别。组合逻辑电路的输出状态只取决于当前输入信号的状态，与组合逻辑电路的输出状态只取决于当前输入信号的状态，与过去的输入信号的状态无关，例如加法器，译码器，编码器，数据过去的输入信号的状态无关

14、，例如加法器，译码器，编码器，数据选择器等电路；选择器等电路；时序逻辑电路的输出状态不仅和当前的输入信号的状态有关，还与以时序逻辑电路的输出状态不仅和当前的输入信号的状态有关，还与以前的输入信号的状态有关，即时序逻辑电路有记忆功能，最基本的记忆电路前的输入信号的状态有关，即时序逻辑电路有记忆功能，最基本的记忆电路是触发器，包括电平触发器和边沿触发器，由基本触发器可以构成寄存器，是触发器，包括电平触发器和边沿触发器，由基本触发器可以构成寄存器，计数器等部件；计数器等部件；从器件的集成度和功能区分，可把组合逻辑电路和时序逻辑电路从器件的集成度和功能区分，可把组合逻辑电路和时序逻辑电路划分成低集成度

15、的、只提供专用功能的器件，和高集成度的、现场可划分成低集成度的、只提供专用功能的器件，和高集成度的、现场可编程的通用逻辑电路，例如通用阵列逻辑编程的通用逻辑电路，例如通用阵列逻辑GAL，复杂的可编程逻辑器件，复杂的可编程逻辑器件 CPLD，包括门阵列器件，包括门阵列器件FPGA，都能实现多种组合逻辑或时序逻辑，都能实现多种组合逻辑或时序逻辑电路的功能，使用更方便和灵活。电路的功能，使用更方便和灵活。返回返回第12页，共24页，编辑于2022年，星期六1.加法器和算术逻辑单元加法器和算术逻辑单元 加法器是计算机中最常用的组合逻辑器件，主要完成两个补码加法器是计算机中最常用的组合逻辑器件，主要完成

16、两个补码数据的相加运算，减法运算也是使用加法器电路完成的。数据的相加运算，减法运算也是使用加法器电路完成的。一位的加法器可以完成对本位两个二进制数据和低一位送上来的一位的加法器可以完成对本位两个二进制数据和低一位送上来的一个进位信号的相加运算，产生本位的和以及送往高一位的进位输出一个进位信号的相加运算，产生本位的和以及送往高一位的进位输出信号。信号。由多个一位的加法器，可以构成同时完成对多位数据相加运算的并行加由多个一位的加法器，可以构成同时完成对多位数据相加运算的并行加法器，此时需要正确连接高低位数据之间的进位输入与输出信号。法器，此时需要正确连接高低位数据之间的进位输入与输出信号。若各数据

17、位之间的进位信号是逐位传送，被称为串行进位，当加若各数据位之间的进位信号是逐位传送，被称为串行进位，当加法器的位数较多时，会使加法运算的速度大大降低；从加速加法进位法器的位数较多时，会使加法运算的速度大大降低；从加速加法进位信号的传送速度考虑，也可以实现多位的并行进位，各位之间几乎同信号的传送速度考虑，也可以实现多位的并行进位，各位之间几乎同时产生送到高位的进位输出信号。时产生送到高位的进位输出信号。乘除法运算，也可以通过多次的循环迭代利用加法器完成。乘除法运算，也可以通过多次的循环迭代利用加法器完成。返回返回第13页，共24页，编辑于2022年，星期六加法器和算术逻辑单元加法器和算术逻辑单元

18、 计算机不仅要完成对数值数据的算术运算功能，还要完成对逻辑数计算机不仅要完成对数值数据的算术运算功能，还要完成对逻辑数据的逻辑运算功能，例如据的逻辑运算功能，例如与与运算，运算，或或运算等等。运算等等。在计算机中，通常会把对数值数据的算术运算功能和对逻辑数据的逻辑在计算机中，通常会把对数值数据的算术运算功能和对逻辑数据的逻辑运算功能，合并到一起用同一套电路实现，这种电路就是算术逻辑单元，英运算功能，合并到一起用同一套电路实现，这种电路就是算术逻辑单元，英文缩写是文缩写是 ALU，用与、或、非门等电路实现，其设计过程和逻辑表达式，用与、或、非门等电路实现，其设计过程和逻辑表达式在数字电路教材中有

19、详细说明，这些内容是在数字电路教材中有详细说明，这些内容是“数字逻辑和数字集成电数字逻辑和数字集成电路路”的重点知识。的重点知识。多位的多位的 ALU 不仅要产生算术、逻辑运算的结果，还要给出结果的特不仅要产生算术、逻辑运算的结果，还要给出结果的特征情况，例如算术运算是否产生了向更高位的进位，结果是否为零，结果征情况，例如算术运算是否产生了向更高位的进位，结果是否为零，结果的符号为正还是为负，是否溢出等；对逻辑运算通常只能检查结果是否为的符号为正还是为负，是否溢出等；对逻辑运算通常只能检查结果是否为零，不存在进位和溢出等问题。零，不存在进位和溢出等问题。要要 ALU 运算，就涉及选择参加运算的

20、运算，就涉及选择参加运算的数据来源数据来源，要完成的，要完成的运算运算功能功能，结果的处置结果的处置方案，特征位的保存等多方面的问题。方案，特征位的保存等多方面的问题。返回返回第14页，共24页，编辑于2022年，星期六2.译码器和编码器译码器和编码器 译码器电路，实现对译码器电路，实现对 n 个输入变量，给出个输入变量，给出2n 个输出信号的功能，每个输出信号对应个输出信号的功能，每个输出信号对应 n 个个输入变量的一个最小项。是否需要译码，通常可输入变量的一个最小项。是否需要译码，通常可以用一或几个控制信号加以控制。译码器多用于以用一或几个控制信号加以控制。译码器多用于处理从多个互斥信号中

21、选择其一的场合。处理从多个互斥信号中选择其一的场合。编码器电路，通常实现把编码器电路，通常实现把 2n 个输入变量编个输入变量编码成码成 n 个输出信号的功能，可以处理个输出信号的功能，可以处理 2n 个输入个输入变量之间的优先级关系，例如在有多个中断请求变量之间的优先级关系，例如在有多个中断请求源信号到来时，可以借助编码器电路给出优先级源信号到来时，可以借助编码器电路给出优先级最高的中断请求源所对应的优先级编码。最高的中断请求源所对应的优先级编码。返回返回第15页，共24页，编辑于2022年，星期六3.数据选择器数据选择器 数据选择器又称多路开关，它是以数据选择器又称多路开关，它是以“与与-

22、或或”门、门、“与与-或或-非非”门实现的电路，在选择信号门实现的电路，在选择信号的控制下，实现从多个输入通道中选择某一个通的控制下，实现从多个输入通道中选择某一个通道的数据作为输出。道的数据作为输出。在计算机中，按照需要从多个输入数据中在计算机中，按照需要从多个输入数据中选择其一作为输出是最常遇到的需求之一。例如，选择其一作为输出是最常遇到的需求之一。例如，从多个寄存器中，选择指定的一个寄存器中的内从多个寄存器中，选择指定的一个寄存器中的内容送到容送到 ALU 的一个输入端，选择多个数据中的的一个输入端，选择多个数据中的一个写入指定的寄存器，选择多个数据中的一个一个写入指定的寄存器，选择多个

23、数据中的一个送往指示灯进行显示等等。送往指示灯进行显示等等。返回返回第16页，共24页，编辑于2022年，星期六4.触发器和寄存器、计数器触发器和寄存器、计数器 触发器是典型的时序逻辑电路，有记忆功能，最简单的可触发器是典型的时序逻辑电路，有记忆功能，最简单的可以由两个交叉耦合的以由两个交叉耦合的“或非或非”门组成，门组成，2 路输出分别为路输出分别为 Q和和/Q，两，两个输入分别为个输入分别为 R 和和 S。或非或非或非或非 当当R为低电平，为低电平，S为高电平时，会使为高电平时，会使/Q变为高电平，此时变为高电平，此时 Q 定变成低电平，在定变成低电平，在 R恢复为高电平后，恢复为高电平后

24、，Q和和/Q将保持不变，将保持不变，即记忆了本次变化。当即记忆了本次变化。当S为低电平，为低电平，R为高为高电平时，会使电平时，会使Q变为高电平，此时变为高电平，此时/Q 定定变成低电平，在变成低电平，在 S 恢复为高电平后，恢复为高电平后，Q和和/Q 也将保持不变，这是也将保持不变，这是 R-S 触发器。触发器。Q/QRS与或非门与或非门与或非门与或非门/QQD反相器反相器E 当把两个输入当把两个输入 S 和和 R 变为一个变为一个 D 的互补输入后，可以通过控制信号的互补输入后，可以通过控制信号 E 完成该触发器的写入操作，在完成该触发器的写入操作，在 E=1时，时，Q 将随将随D而变化。

25、而变化。返回返回第17页，共24页，编辑于2022年，星期六 触发器和寄存器、计数器触发器和寄存器、计数器 前面刚介绍的触发器属于电平触发方式，输入前面刚介绍的触发器属于电平触发方式，输入 R 和和 S 不能同时不能同时为低电平，而且为低电平，而且 R、S 和和 D 在触发器写入期间应保持不变，否则产在触发器写入期间应保持不变，否则产生操作错误。生操作错误。另外一种由另外一种由 3 个基本触发器构成的是个基本触发器构成的是 D 型触发器，它属于边沿型触发器，它属于边沿触发方式。输入信号触发方式。输入信号 D 在触发脉冲在触发脉冲 CP 的正跳变沿期间被写入触发器，的正跳变沿期间被写入触发器，其

26、它时间其它时间 D 的变化不会影响触发器的状态。的变化不会影响触发器的状态。与非与非1与非与非2与非与非4与非与非6与非与非3与非与非5/RD/SDQCP/QD D 型触发器又被称为延型触发器又被称为延时触发器，常用于构建寄存器，时触发器，常用于构建寄存器，移位寄存器，计数器等部件。移位寄存器，计数器等部件。输入信号输入信号/SD 和和 /RD用用于触发器的清于触发器的清 0 和置和置 1操作。操作。返回返回第18页，共24页，编辑于2022年，星期六寄存器、计数器寄存器、计数器 寄存器是计算机中的重要部件，用于暂存指令和数据寄存器是计算机中的重要部件，用于暂存指令和数据等，通常多选用等，通常

27、多选用 多个并行操作的多个并行操作的 D 触发器或锁存器组成。触发器或锁存器组成。一个寄存器所使用的触发器的数目被称为寄存器的位数，例一个寄存器所使用的触发器的数目被称为寄存器的位数，例如如 4位、位、8位等；从使用的角度，还可以通过另外几个控位等；从使用的角度，还可以通过另外几个控制信号，控制寄存器是否可以接受输入，输出的是正常制信号，控制寄存器是否可以接受输入，输出的是正常逻辑电平还是高阻态，是否具有清逻辑电平还是高阻态，是否具有清 0 寄存器内容的功能。寄存器内容的功能。移位寄存器还多出了左右移位操作的功能。移位寄存器还多出了左右移位操作的功能。计数器是计算机和数字仪表中经常使用的一种电

28、路，计数器是计算机和数字仪表中经常使用的一种电路，按时钟作用方式，可以分为同步和异步两大类，其中同按时钟作用方式，可以分为同步和异步两大类，其中同步计数器线路略复杂但性能更好，用于脉冲分频和需要步计数器线路略复杂但性能更好，用于脉冲分频和需要计数的场合，例如二进制或十进制计数。计数的场合，例如二进制或十进制计数。返回返回第19页，共24页，编辑于2022年，星期六5.阵列逻辑电路阵列逻辑电路 阵列逻辑电路是指逻辑元件在硅芯片上以阵列形式排列的阵列逻辑电路是指逻辑元件在硅芯片上以阵列形式排列的器件，它占用芯片面积小，成品率高，用户可编程，使用灵活。器件，它占用芯片面积小，成品率高，用户可编程，使

29、用灵活。阵列逻辑电路包括存储器阵列逻辑电路包括存储器(RAM,ROM)，可编程逻辑阵列可编程逻辑阵列(PLA)，可编程阵列逻辑可编程阵列逻辑(PAL)，通用阵列逻辑通用阵列逻辑(GAL)，可编程可编程门阵列门阵列(PGA)，可编程宏单元阵列可编程宏单元阵列(PMA)等多种类型。除了等多种类型。除了RAM和和ROM之外，其它几种电路统称可编程逻辑器件之外，其它几种电路统称可编程逻辑器件(programmable logic devices，PLD)，教学计算机中用得最多教学计算机中用得最多的是的是GAL20V8和高集成度的多和高集成度的多PAL(AMD公司的公司的 MACH-4 产品产品)芯片，

30、将在后续部分进一步介绍，它们可以实现组合逻辑电芯片，将在后续部分进一步介绍，它们可以实现组合逻辑电路或者时序逻辑电路的功能，都由路或者时序逻辑电路的功能，都由“与与”和和“或或”两级阵列两级阵列组成组成。返回返回第20页，共24页，编辑于2022年，星期六6.存储器芯片存储器芯片RAM和和ROM RAM 和和 ROM 是典型的阵列逻辑电路是典型的阵列逻辑电路，都由都由“与与”和和“或或”两级阵列组成，其中的与阵列组成地址译码器两级阵列组成，其中的与阵列组成地址译码器，它给出全它给出全部地址输入的最小项，用户不可编程，用于选择被读写的存储部地址输入的最小项，用户不可编程，用于选择被读写的存储器单

31、元，或阵列组成存储体，保存写入存储器中的内容。器单元，或阵列组成存储体，保存写入存储器中的内容。RAM 和和 ROM 的区别：前者对或阵列中的内容可以读写，的区别：前者对或阵列中的内容可以读写，后者或阵列中的内容主要用于读出，对写操作可能不支持，后者或阵列中的内容主要用于读出，对写操作可能不支持，或者需经过特殊的办法才能执行。或者需经过特殊的办法才能执行。有关存储器芯片的知识，将在介绍存储器的章节中重有关存储器芯片的知识，将在介绍存储器的章节中重点讲解，无需在这里的线路部分多加说明，而后面的点讲解，无需在这里的线路部分多加说明，而后面的 GAL20V8、MACH-4 和和 FPGA器件的有关知

32、识不属于本课器件的有关知识不属于本课程的重点内容，需在这里多说几句。程的重点内容，需在这里多说几句。返回返回第21页，共24页，编辑于2022年，星期六7.通用阵列逻辑通用阵列逻辑GAL 通用阵列逻辑通用阵列逻辑(generic array logic，GAL)器件，是一种可用电擦出、器件，是一种可用电擦出、现场可重复编程、使用灵活的简单现场可重复编程、使用灵活的简单 PLD。它的内部结构包括：输入门，输出三态门，与门阵列，输出逻辑它的内部结构包括：输入门，输出三态门，与门阵列，输出逻辑宏单元宏单元(内含或阵列内含或阵列)，从输出反馈到输入的控制门等。，从输出反馈到输入的控制门等。GAL20V

33、8 器件器件最多支持最多支持 20 个输入引脚、个输入引脚、8 个输出引脚，支持组合逻辑和时序逻辑个输出引脚，支持组合逻辑和时序逻辑两种运行方式，输出有三态、极性可控，支持内部信息加密保护。两种运行方式，输出有三态、极性可控，支持内部信息加密保护。在教学计算机中，用于实现那些逻辑内容经常需要变化的组合在教学计算机中，用于实现那些逻辑内容经常需要变化的组合逻辑的功能，用于实现内容经常需要变化的时序逻辑的功能，或者逻辑的功能，用于实现内容经常需要变化的时序逻辑的功能，或者在不同需求环境下，需要在组合逻辑和时序逻辑之间进行切换的线在不同需求环境下，需要在组合逻辑和时序逻辑之间进行切换的线路部分，特别

34、适用于实现由路部分，特别适用于实现由“与与-或或”两级逻辑完成的线路功能。在实两级逻辑完成的线路功能。在实验指导书中对该器件使用方法有更多说明。验指导书中对该器件使用方法有更多说明。在适应变换设计、减少器件类型和数量等方面效果明显。在适应变换设计、减少器件类型和数量等方面效果明显。返回返回第22页，共24页，编辑于2022年，星期六8.复杂的可编程逻辑器件复杂的可编程逻辑器件CPLD：MACH器件器件 MACH(macro array CMOS high-density)是一种复杂的、是一种复杂的、电可擦出的、现场可编程逻辑器件电可擦出的、现场可编程逻辑器件 CPLD。它的内部结构由多个它的内

35、部结构由多个 PAL 块和一个中央开关矩阵互连而成。每个块和一个中央开关矩阵互连而成。每个 PAL 块内又含多个宏单元（输出宏单元和隐埋宏单元），中央开关矩阵为块内又含多个宏单元（输出宏单元和隐埋宏单元），中央开关矩阵为 多个多个PAL 块的信号输入和块间通信提供通路。在实验指导书中对该块的信号输入和块间通信提供通路。在实验指导书中对该器件结构有更详细地介绍。器件结构有更详细地介绍。与与 GAL20V8 芯片相比，芯片相比，MACH有更多的输入输出引脚和更多的宏单有更多的输入输出引脚和更多的宏单元，支持的逻辑功能更加强大，使用更加方便，还支持在线编程写入。在元，支持的逻辑功能更加强大，使用更加

36、方便，还支持在线编程写入。在教学计算机中，主要作为组合逻辑控制器的时序控制信号形成部件，用于教学计算机中，主要作为组合逻辑控制器的时序控制信号形成部件，用于提供基本指令用到的全部控制信号。提供基本指令用到的全部控制信号。用现场可编程逻辑器件用现场可编程逻辑器件 CPLD实现组合逻辑控制器是非常方便和实现组合逻辑控制器是非常方便和有效的，对理解数字系统设计自动化的知识也很有用。有效的，对理解数字系统设计自动化的知识也很有用。返回返回第23页，共24页，编辑于2022年，星期六9.可在线编程门阵列器件可在线编程门阵列器件FPGA 这是一种与这是一种与 PLD 器件在内部结构、功能特性方面都不相同的

37、器件。器件在内部结构、功能特性方面都不相同的器件。其内部由许多个独立的可编程逻辑模块其内部由许多个独立的可编程逻辑模块 CLB、输入输出模块、输入输出模块 IOB 和互和互连资源连资源 IR 3部分组成。部分组成。与与 IOB 连接的输入输出引脚更多，大部分入出引脚支持三态逻辑，连接的输入输出引脚更多，大部分入出引脚支持三态逻辑，极性可控，可指定用于输入或输出；极性可控，可指定用于输入或输出；每一个每一个 CLB 的内部都包含一些组合逻辑电路和的内部都包含一些组合逻辑电路和 1 或或 2 个触发器个触发器电路，能编程实现不同的组合、时序逻辑线路功能。电路，能编程实现不同的组合、时序逻辑线路功能

38、。内部互连资源由金属线、开关阵列和可编程连接点组成，内部互连资源由金属线、开关阵列和可编程连接点组成，用于连接众多的用于连接众多的 CLB 和和 IOB，以构成不同的复杂系统。，以构成不同的复杂系统。FPGA 芯片的工作状态（提供的逻辑功能）是由芯片内的编程数芯片的工作状态（提供的逻辑功能）是由芯片内的编程数据存储器的内容决定的，这些数据要存在片外的据存储器的内容决定的，这些数据要存在片外的 EPROM 器件中，每器件中，每次重新加电后，将其装入到编程数据存储器中。次重新加电后，将其装入到编程数据存储器中。FPGA 芯片集成度更高，功能更强大，但对决定内部功能的数据不能芯片集成度更高，功能更强大，但对决定内部功能的数据不能加密，各信号的延迟时间不是固定的，需要注意。加密，各信号的延迟时间不是固定的，需要注意。可以选用可以选用 FPGA 芯片实现简单一点的芯片实现简单一点的 完整完整CPU 的功能。的功能。返回返回第24页，共24页，编辑于2022年，星期六