可编程ASIC技术课程作业.docx

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1、 可编程ASIC技术课程作业 1请对如下Verilog HDL 模块进展仿真和分析，说明其描述方式，画出对应的 逻辑图或写出逻辑表达式组，并概括地说明其逻辑功能。 module exe1(out, d3, d2,d1,d0, s1,s0); output out; input d3, d2,d1,d0, s1,s0; not (not_s1,s1), (not_s0,s0); and (out0, d0, not_s1, not_s0), (out1, d1, not_s1, s0); and (out2, d2, s1, not_s0), (out3, d3, s1, s0); or (ou

2、t, out0, out1, out2, out3); Endmodule 答：该程序逻辑功能为，根据不同的s1和s0，输出通道改变： （1）当s1=0，s0=0时，out0=d0； （2）当s1=0，s0=1时，out1=d1； （3）当s1=1，s0=0时，out2=d2； （4）当s1=1，s0=1时，out3=d3； 逻辑表达式组为：out0=S1S0d0 out1=S1S0d1 out2=S1S0d2 out3=S1S0d3 out=out0+out1+out2+out3 实现的逻辑功能为典型的数据通道选择器。 2.请对如下Verilog HDL 模块进展仿真和分析，用时序波图形或流

3、程框图描述其 行为，并概括地说明其逻辑功能。如果要使输出fd_out 的占空比为50%，需要 对该模块做什么修改？ module exe2(fd_out, clk, d, clr); output fd_out; reg fd_out; 1 / 18 input 15:0 d; input clk, clr; reg 15:0 t; always (posedge clk) begin if (!clr) t = 4h0000; else begin t = t - 1; if (t=0) begin fd_out = 1; t = d; end else fd_out = 0; end en

4、d Endmodule 1原程序时序波形图： 该程序实现的是可变模的减法计数器，输出的是每当到达设定模值就输出1，相当于对 设定模进展检测。 2要使输出fd_out的占空比为50%，对该模块做出如下修改： module exe2(fd_out, clk, d, clr); output fd_out; 2 / 18 reg fd_out; input 15:0 d; input clk, clr; reg 15:0 t; always (posedge clk) begin if (!clr) t = 4h0000; else begin t = t - 1; if (t=0) begin f

5、d_out = 1; t = 1; end else fd_out = 0; end end Endmodule 修改程序后的时序波图： 3 / 18 3. 请对如下Verilog HDL 模块进展仿真和分析，写出对应的逻辑表达式组或 真值表，并概括地说明其逻辑功能。 module exe3(op_result, func_sel, op_a, op_b); output 7:0 op_result; input 2:0 func_sel; input 3:0 op_a, op_b; reg 7:0 op_result; always (func_sel or op_a or op_b) be

6、gin case (func_sel) 3b000: op_result = op_a + op_b; 3b001: op_result = op_a - op_b; 3b010: op_result = op_a * op_b; 3b011: op_result = op_a / op_b; 3b100: op_result = op_a & op_b; 3b101: op_result = op_a | op_b; 3b110: op_result = op_a op_b; 3b111: op_result = op_a op_b; endcase end Endmodule 原程序的时序

7、波图： 4 / 18 该程序逻辑功能为： (1) 当fun_sel=000时，op_result = op_a + op_b； (2) 当fun_sel=001时，op_result = op_a - op_b； (3) 当fun_sel=010时，op_result = op_a * op_b； (4) 当fun_sel=011时，op_result = op_a / op_b； (5) 当fun_sel=100时，op_result = op_a & op_b； (6) 当fun_sel=101时，op_result = op_a | op_b； (7) 当fun_sel=110时, op

8、_result = op_a op_b； (8) 当fun_sel=111时, op_result = op_a op_b； 由 此 可 知 ， 该 段 程 序 实 现 的 功 能 是 : 根 据 不 同 的 输 入 选 择 信 号 000,001,011,100,101,110,111，对于两个四位二进制数进展加、减、乘、除、与、或、 异或、同或运算。 4. 请用持续赋值语句，设计一个可实现带使能端E=1 使能的双 4 选 1 数据 选择器的Verilog HDL 模块。 module exe4(outa,outb,in1,in2,in3,in4,in5,in6,in7,in8,sel1,s

9、el2,en); input in1,in2,in3,in4,in5,in6,in7,in8,en; output outa,outb; input sel1,sel2; wire outa,outb; reg r_outa,r_outb; assign outa=r_outa; assign outb=r_outb; 5 / 18 always (en) if(en)begin r_outa=sel1?(sel2?in4:in3):(sel2?in2:in1); r_outb=sel1?(sel2?in8:in7):(sel2?in6:in5);end Endmodule 原程序的时序波图：

10、 5请用Verilog HDL 或VHDL，设计一个功能和引脚与74138 类似的译码器，并 在Quartus 下对其进展仿真验证。 module exe5(out, in,en); output7:0 out;/*定义八位二进制码输出口*/ input2:0 in;/*定义三位二进制码输入口*/ input2:0 en;/*三个使能端*/ reg7:0 out; always (in or en) 6 / 18 begin if(en=3b100) case(in) 3d0: out=8b11111110; 3d1: out=8b11111101; 3d2: out=8b11111011;

11、3d3: out=8b11110111; 3d4: out=8b11101111; 3d5: out=8b11011111; 3d6: out=8b10111111; 3d7: out=8b01111111; endcase else out=8b11111111; end Endmodule 原程序的时序波图： 6请用Verilog HDL 或VHDL，设计一个可同步预置、异步清零的8 位移位存放 器，并在Quartus 下对其进展仿真验证。 7 / 18 module exe6(out,in,reset,set,clk); output7:0 out;/定义四位输出端 input in,r

12、eset,set,clk;/输入信号、清零端、置数端、时钟信号 reg7:0 out; reg7:0 md;/置数存放器 always(posedge clk) begin begin md=8b11111111;end/这里预置数为11111111，可以根据需要更改 if(reset) begin out=0;end else begin if(set) begin out=md;end/置数信号为1，置数 else begin out=out,in;end end end Endmodule 原程序的时序波图： 8 / 18 7请用Verilog HDL 或VHDL，设计一个上升沿触发的可

13、预置、可清零的256 进 制计数器，并在Quartus 下对其进展仿真验证。如果要将其改为60 进制计数器， 应对该设计做哪些修改？ module exe7(Q,en,clock,clear,S); output 7:0Q; input 7:0S; input en,clock,clear; reg7:0Q; always (posedge clock) begin if (clear=0) begin Q=8b00000000; end else if(en=1) begin Q=S; end else begin Q=Q+1b1; end end endmodule 9 / 18 原程序的

14、时序波图： 8请使用 Verilog HDL，分别用结构描述、数据流描述、行为描述三种方式， 设计一个 8位可级联加法器有进位输入、进位输出，并比拟上述三种描述 方式各自的优缺点。 答：1结构描述 module exe8_1(a,b,cin,sum,cout); input cin; input2:0 a,b; output cout; output 2:0 sum; wire m1,m2,m3; 10 / 18 and (m1,a,b),(m2,b,cin),(m3,a,cin); assign sum=a+b+cin; or(cout,m1,m2,m3); endmodule 2数据流描述

15、 module exe8_2 (a,b,cin,sum,cout); input cin; input 2:0 a,b; output 2:0 sum; output cout; assign cout,sum=a+b+cin; endmodule 3行为描述 module exe8_3(cout,sum,a,b,cin); output2:0 sum; output cout; input2:0 a,b; input cin; reg2:0 sum; reg cout; always ( a or b or cin ) begin cout,sum=a+b+cin; end endmodul

16、e 11 / 18 9请利用状态机设计一个序列检测器，该检测器在输入序列为“1001时输 出为1，其他情况下输出为0。请画出状态转移图，并用Verilog HDL 进展设计 和仿真。 module exe9(out,in,clk,reset); output out;/*结果输出端*/ input in;/*串行输入的数据*/ input reset,clk;/*清零信号、时钟信号*/ reg out; reg3:0 S,NS; parameter S0=3b000,S1=3b001,S2=3b010,S3=3b011,S4=3b100,S5=3b101,S6=3b110,S7=3b111;/

17、* 状态 编码*/ always(posedge clk or negedge reset)/*根据输入信号更新状态*/ begin if(!reset) S=S0; else S=NS; end always(S or in)/*根据输入，锁存记忆输入信号*/ begin case(S) S0: if(in) NS=S1; else NS=S0; S1: if(in) NS=S3; else NS=S2; S2: if(in) NS=S5; else NS=S4; S3: if(in) NS=S7; else NS=S6; 12 / 18 S4: if(in) NS=S1; else NS=

18、S0; S5: if(in) NS=S3; else NS=S2; S6: if(in) NS=S5; else NS=S4; S7: if(in) NS=S7; else NS=S6; endcase end always(S or reset or in) /*输出对应的结果*/ begin if(!reset) out= 0; else if(S = S4) if(NS=S1) out= 1; else out= 0; else out= 0; end Endmodule 13 / 18 原程序的时序波图： 10请设计一个加法器，实现sum=a0+a1+a2+a3，a0、a1、a2、a3

19、 宽度都是8 位。如用下面两种方法实现，哪种方法更好一些即速度更快 and/or 资源更 省。 1sum=(a0+a1)+a2)+a3 2sum=(a0+a1)+(a2+a3) 答：第一种方法速度更快一些 (10_1) module exe10_1(sum,cout,cout1,cout2,a0,a1,a2,a3,cin,clk); output7:0 sum; output cout1,cout2,cout; input7:0 a0,a1,a2,a3; input cin,clk; reg7:0 S1,S2,sum; reg cout1,cout2,cout; always(posedge

20、clk) begin cout1,S1=a0+a1+cin; 14 / 18 end always(posedge clk) begin cout2,S2=S1+a2; end always(posedge clk) begin cout,sum=S2+a3; end endmodule (10_2) module exe10_2(sum,cout,cout1,cout2,a0,a1,a2,a3,cin,clk); output7:0 sum; output cout1,cout2,cout; input7:0 a0,a1,a2,a3; input cin,clk; reg7:0 S1,S2,

21、sum; reg cout1,cout2,cout; always(posedge clk) begin cout1,S1=a0+a1+cin; end always(posedge clk) begin cout2,S2=a2+a3; end always(posedge clk) 15 / 18 begin cout,sum=S1+S2; end endmodule 11请用流水线技术对上例中的sum=(a0+a1)+a2)+a3 的实现方式进展优化，比 照最高工作频率，并分析说明流水线设计技术为何能提高数字系统的工作频 率？ module addder8_3(cout1,cout2,co

22、ut3,sum,a1,a2,a3,a4,cin,clk); output7:0 sum; output cout1,cout2,cout3; input7:0 a1,a2,a3,a4; input cin,clk; reg7:0 sum,sum1,sum2; reg cout1,cout2,cout3,firstc,secondc,thirdc; reg3:0 tempa1,tempa2,tempa3,tempb1,tempb2,tempb3,firstsum,secondsum,thirdsum; always(posedge clk) begin firstc,firstsum=a13:0

23、+a23:0+cin; tempa1=a17:4; tempb1=a27:4; end always(posedge clk) begin cout1,sum17:4=tempa1+tempb1+firstc; sum13:0=firstsum; end 16 / 18 always(posedge clk) begin secondc,secondsum=sum13:0+a33:0; tempa2=sum17:4; tempb2=a37:4; end always(posedge clk) begin cout2,sum27:4=tempa2+tempb2+secondc; sum23:0=

24、secondsum; end always(posedge clk) begin thirdc,thirdsum=sum23:0+a43:0; tempa3=sum27:4; tempb3=a47:4; end always(posedge clk) begin cout3,sum7:4=tempa3+tempb3+thirdc; sum3:0=thirdsum; end Endmodule 答：流水线设计技术通过牺牲硬件面积为代价提高数字系统的工作频率。 12. 请利用Verilog HDL 或VHDL，设计一个可利用FPGA 实验装置实现的电子定 时器。要求能够：定时值分为100 秒、60 秒两档，利用开关Set 来选择； 17 / 18 利用外部输入的10MHz 晶振信号，分频得到10Hz 时钟信号周期为；从按 键Start 按下时开始倒数计时即减法计数；利用3 位共阴数码管，即时显 示当前计时值；当定时时间到即计数值为 0时，停止计数并发出报警信 号Alarm高电平有效。 18 / 18