Aptix-System Explorer设计档案规范说明nhu.docx

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1、Aptiix-SSysttem Expplorrer設設計檔案案規範說說明本文件旨旨在說明明Apttix-Sysstemm Exxploorerr設計檔檔案(ddesiign filles)之基本本資訊，請請向CIIC申請請該項服服務者詳詳細閱讀讀。第一一節設設計檔案案規範敘述設計計檔案的的結構以以及其注注意重點點，請使使用者務務必遵循循這些規規範來撰撰寫各位位的設計計檔案；第二節節參考範例例提供供一設計計檔案之之實際範範例，以以供各位位參考。一、設計計檔案規規範(DDesiign Fille GGuiddeliine)：使用CIIC所提提供之AAptiix-SSysttem Expplorr

2、er MP44CF服務務時，使使用者所所上傳之之設計檔檔案需遵遵守一定定的格式式。在目前CCIC的的規劃下下，當使使用Apptixx-Syysteem EExplloreer來進進行Inn-Ciircuuit emuulattionn fllow時時，使用用者可將將設計之之電路放放在MPP4CFF的FPPGA模模組內，若若電路設設計過大大，可由由幾顆FFPGAA一起來來完成該該電路並並進行快快速雛型型硬體仿仿真(eemullatiion)。雛型硬體體仿真時，可可經由AAgillentt 1667022B邏輯輯分析儀儀(請參參考1667022B使用用手冊)的PaatteernGGen模模組來送送

3、入測試試訊號，並並由邏輯輯分析儀儀模組來來量取仿仿實體電電路之反反應訊號號。當電路設設計尚未未成熟，僅僅有部分分模組已已完成電電路實體體設計，其其餘模組組仍為行行為描述述、不可可合成之之階段時時，或是是電路設設計過大大，MPP4CFF之FPPGA模模組無法法完全容容納，而而需要以以模組為為單位進進行電路路測試時時，可以以使用MMVP floow(MModuule Verrifiicattionn Pllatfformm)之HHW/SSW協同同驗證功功能來先先行驗證證部分模模組的功功能。接接下來，本本文將以以上兩種種狀況整整合，統統一分成成軟體體模擬設設計區塊塊及硬體模模擬設計計區塊以方便便說明

4、。使用MVVP ffloww來加速速模擬時時，使用用者需自自行將電電路設計計的HDDL程式式區分(parrtittionn)為軟軟體模擬擬及硬體體模擬兩兩大設計計區塊。其其中軟體體模擬設設計區塊塊的HDDL ccodee在MPP4CFF平台中中會在SSunBBladde 110000(請參參考Apptixx-Syysteem EExplloreer硬體體資料文文件)主主機上以以處理器器軟體運運算的方方式來模模擬這設設計區塊塊中的訊訊號；而而硬體模模擬設計計區塊則則經過合合成、程程式化的的動作，下下載到FFPGAA內以硬硬體計算算的方式式進行模模擬，以以減輕主主機計算算的負載載；這兩兩者之間間的

5、訊號號則經由由MVPP之硬體體模組作作為溝通通介面，如下圖圖一所示示。圖一、透透由MVVP作HHW/SSW協同同加速模模擬示意意圖由以上可可知，eemullatiion floow時，只只有用到到MP44CF的的硬體模模擬功能能。因為為與MVVP ffloww在同一一個平台台架構上上，所以以也可套套用MVVP的資資源，由由SunnBlaade 10000灌送送測試訊訊號進行行驗證，並並與emmulaatioon ffloww的結果果互相比比對參考考，所以以emuulattionn fllow所所使用的的檔案結結構是MMVP floow檔案案結構的的子集合合。故以以下僅針針對MVVP fflow

6、w的檔案案結構進進行說明明。如前段所所述，MMVP floow設計計檔案結結構如圖圖二所示示。圖二二中S11.v、SS2.vv、Snn.v代代表使用用者對設設計區分分出的軟軟體模擬擬部分的的設計子子區塊，若若是emmulaatioon ffloww則無這這部分區區塊。圖圖二中FF1.vv、F22.v、Fnn.v則則代表使使用者對對設計區區分出的的硬體模模擬部分分的設計計子區塊塊，這些些硬體設設計子區區塊在AAptiix-SSysttem Expplorrer硬硬體平台台上對應應到各個個Xillinxx FPPGA模模組，而而FPGGA模組組間的連連線則是是由FPPIC來來控制(請參考考Aptt

7、ix-Sysstemm Exxploorerr硬體資資料文件件)。使用者必必須提供供各硬體體模擬子子區塊間間的連線線關係，以以便規劃劃FPIIC的功功能，完完成整個個硬體模模擬區塊塊，才以以與MVVP介面面與軟體體模擬區區塊溝通通。圖二二中的EExp_Topp.v檔檔即為FF1.vv到Fnn.v所所代表FFPGAA模組連連線關係係的HDDL程式式碼。使使用者在在Apttix-Sysstemm Exxploorerr中也可可使用硬硬體模組組(如AARM9922TT模組及及記憶體體模組)，這些些硬體模模組也是是經由FFPICC來進行行連線，所所以也是是掛在EExp_Topp.v之之下( 如圖二二所

8、示)。Exxp_TTop.v所對對應的EExp_Topp模組即即代表整整個硬體體模擬區區塊，其其中並無無邏輯關關係，其其作用是是規定線線路的連連接方式式。Expp_Toop.vv必須要要滿足RRMM文文件中x5.66.8.的規定定。進行模擬擬用的ttesttbennch檔檔案則直直接引用用整個硬硬體模擬擬區塊模模組Exxp_TTop，並並引用各各軟體模模擬子模模組(SS1.vv、S22.v、Snn.v)，由SSunBBladde 110000工作站站進行計計算，故故tesstbeenchh檔案在在Apttix-Sysstemm Exxploorerr設計檔檔案結構構中的角角色如圖圖二所示示。由

9、以上可可知，使使用者除除了將電電路設計計切分成成軟體模模擬區塊塊及硬體體模擬區區塊外，還還會因為為使用AAptiix-SSysttem Expplorrer而而需增加加Expp_Toop.vv檔，及及修改ttesttbennch.v檔的的內容，使使適合MMVP的的架構。以下提供Aptix-System Explorer使用者所需注意之事項：1. 設計檔案案請以VVeriilogg為主，fille nnamee最好與與moddulee naame一一致。2. 請確認VVeriilogg coode可可在Syynpllifyy_Prro環境境合成無無誤。3. 請提供AAptiix-SSysttem

10、 Expplorrer的的Topp_Leevell Deesiggn檔案案Expp_Toop.vv，並確認認Expp_Toop.vv有正確確描述各各個FPPGA與與Harrdwaare Commponnentt之間的的連線情情形。EExp_Topp.v必必須滿足足RMMM Deesiggn GGuiddeliine x5.66.8.的規定定。4. 請提供一一完整ttesttbennch.v，並並確認可可在Modeelsiim正確確執行RRTL Simmulaatioon無誤誤。以上說明明使用者者可與第第二節參考範範例互互相對照照參考。日日後CIIC會逐逐年改善善此系統統，使AAptiix-SS

11、ysttem Expplorrer之之流程更具具彈性。圖二、AAptiix-SSysttem Expplorrer設設計檔案案結構二、參考考範例(Dessignn Fiile Exaamplle)：因為emmulaatioon ffloww是MVVP ffloww的一部部份，所所以此處處直接以以MVPP fllow為為例，說說明設計計檔案中中Expp_Toop.vv與teestbbencch.vv的寫法法。如圖圖三中所所示，此此設計範範例中之之電路設設計被區區分為一一個軟體體模擬區區塊模組組S1，兩兩個FPPGA硬硬體模擬擬區塊子子模組FF1、FF2，及及一個IIP硬體體子模組組HC。由由前一

12、節節的說明明可知，使使用者需需提供定定義EPP4CFF上各FFPGAA的連結結方式的的Expp_Toop.vv檔案，以以及進行行MVPP時的ttesttbennch檔檔(teestbbencch.vv)。各各模組間間的訊號號如圖三三所示，則則此範例例的Exxp_TTop.v及ttesttbennch.v格式式如表格格一所示示。圖三、AAptiix-SSysttem Expplorrer設設計檔案案結構範範例表格一、設計檔案範例module Ext_TOP(CLK, RESET, A, B, C, D, LED);input CLK, RESET;input 11:0 A, B;output 1

13、1:0 C, D, LED; F1 U1 (.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);F2 U2 (.CLK(CLK), .RESET(RESET), .D(D);HC U3 (.CLK(CLK), .RESET(RESET), .LED(LED);endmodulemodule F1(CLK, RESET, A, B, C);input CLK, RESET;input 11:0 A, B;output 11:0 C; endmodulemodule F2(CLK, RESET, D);input CLK, RESET;output 11:0

14、 D;endmodulemodule HC(CLK, RESET, LED);input CLK, RESET;output 11:0 LED;endmodulemodule Testbench;reg CLK, RESET;reg 11:0 A, B, C;/Instantiate your design unit/the hardware sectionExp_Top top(.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);/Instantiate your design unit /the software sectionS1 Smodule(.CLK(CLK), .RESET(RESET, .E(E);/Insert your test code here/the test pattern section.endmodulemodule S1(CLK, RESET, E);input CLK, RESET;output 11:0 E;endmoduletestbench.vExp_Top.vHardware SectionSoftware Section