基于FPGA的电子钟设计djvo.docx

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1、长春理工大学毕业论文目 录第一章绪绪论1第二章可可编程逻逻辑器件件概述及及设计方方案22.1 CPLLD/FFPGAA概述及及VHDDL语言言的特点点22.2可可编程逻逻辑器件件的分类类和发展展历程442.3 EPFF10KK10LLC844-4芯芯片简介介52.4 电子时时钟的设设计方案案6第三章系系统电路路设计773.1 总体体设计773.2 显示示电路设设计93.2.1 分分频器电电路1003.2.2 扫扫描电路路电路1123.2.3 BBCD码码多路选选择器1133.2.4 BBCD译译码器1143.2.5 位位选码电电路1553.3 电子时时钟计数数器电路路设计1163.3.1 秒秒

2、和分计计数器设设计1663.3.2 小小时计数数器设计计18总结244参考文献献25致谢26638- -第一章 绪 论时钟，自自从它发发明的那那天起，就就成为人人类的朋朋友，但但随着时时间的推推移，科科学技术术的不断断发展，人人们对时时间计量量的精度度要求越越来越高高，应用用越来越越广。现现今，高高精度的的计时工工具大多多数都使使用了石石英晶体体振荡器器，由于于电子钟钟，石英英表，石石英钟都都采用了了石英技技术，因因此走时时精度高高，稳定定性好，使使用方便便，不需需要经常常调校，数数字式电电子钟用用集成电电路计时时时，译译码代替替机械式式传动，用用LEDD显示器器代替显显示器代代替指针针显示进

3、进而显示示时间，减减小了计计时误差差，这种种表具有有时，分分，秒显显示时间间的功能能，还可可以进行行时和分分的校对对，片选选的灵活活性好。20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能更进一步，产品更新换代的节奏也越来越快。现代电子子设计技技术的核核心是EEDA ( EElecctroonicc Deesiggn AAutoomattionn ) 技术。EEDA技技术就是是依赖功功能强大大的计算算机，在在EDAA工具软软件平台台上，对对以硬件件描述语语言HDDL (Harrdw

4、aare Desscriiptiion Lannguaage)为系统统逻辑描描述手段段完成的的设计文文件。 20世世纪800年代末末，出现现了FPPGA（FFielld PProggrammmabble Gatte AArraay）,CAEE和CAAD技术术的应用用更为广广泛，它它们在PPCB设设计的原原理图输输入，自自动布局局布线及及PCBB分析，以以及逻辑辑设计、逻逻辑仿真真、布尔尔综合和和化简等等方面担担任了重重要的角角色，为为电子设设计自动动化必须须解决的的电路建建模、标标准文档档及仿真真测试奠奠定了基基础。硬硬件描述述语言是是EDAA技术的的重要组组成部分分，VHHDL是是作为电电子

5、设计计主流硬硬件的描描述语言言。本论论文就是是应用VVHDLL语言来来实现秒秒表的电电路设计计。VHHDL语语言是标标准硬件件描述语语言，它它的特点点就是能能形式化化抽象表表示电路路结构及及行为，支支持逻辑辑设计中中层次领领域的描描述，借借用了高高级语言言的精巧巧结构简简化电路路描述，具具有电路路模拟与与验证及及保证设设计的正正确性，支支持电路路由高层层向低层层的综合合变换，便便于文档档管理，易易于理解解和设计计重用。本课题选选用了AAlteera公公司的FFPGAA产品并并以其专专门开发发软件为为平台，运运用VHHDL硬硬件描述述语言设设计一个个电子时时钟。CCPLDD/FPPGA以以高集成

6、成度、高高速度和和高可靠靠性而著著称，运运用FPPGA进进行产品品开发，其其开发周周期短，投投资风险险小，产产品上市市速度快快，决定定其有着着无比的的市场前前景，是是现代EEDA技技术中广广泛运用用的硬件件。该系统通通过VHHDL语语言和原原理图混混合应用用的方式式来实现现电子时时钟的设设计，并并下载到到硬件之之中进行行验证。我我们将电电子时钟钟的设计计分成了了四大模模块，分分别是时时间计数数器模块块；键盘盘控制模模块；显显示电路路模块和和时间调调整模块块。本次设计计主要让让我们掌掌握CPPLD/FPGGA的研研发过程程，掌握握VHDDL语言言的编程程思想及及过程，以以及电子子时钟基基本功能能

7、和实现现的基本本原理。第二章 可编编程逻辑辑器件概概述及设设计方案案可编程逻逻辑器件件PLDD（Prrogrrammmablle LLogiic DDeviice）是是20世世纪700年代发发展起来来的一种种新的集集成器件件。PLLD是大大规模集集成电路路技术发发展的产产物，是是一种半半定制的的集成电电路，结结合计算算机的软软件技术术（EDDA技术术）可以以快速、方方便地构构建数字字系统。2.1 CPLLD/FFPGAA概述及VVHDLL语言的的特点1、CPPLD/FPGGA概述述不论是简简单的还还是复杂杂的数字字系统都都是由基基本门来来构成的的，如与与门、或或门、非非门、传传输门等等。人们发

8、现现，不是是所有的的基本门门都是必必须的，如如用与非非门单一一基本门门就可以以构成其其他的基基本门。任任何的组组合逻辑辑函数都都可以化化为“与与或”表表达式。即即任何的的组合电电路（需需要提供供输入信信号的非非信号），可可以用“与与门或或门”二二级电路路实现。同同样，任任何时序序电路都都可由组组合电路路加上存存储元件件，即锁锁存器、触触发器、RRAM构构成的。由由此人们们提出了了一种可可编程电电路结构构，即乘乘积项逻逻辑阵列列结构。当然，“与与或”结结构组成成的PLLD器件件的功能能比较简简单。此此后，人人们又从从ROMM工作原原理、地地址信号号与输出出数据间间的关系系以及AASICC 的门门

9、阵列法法中获得得启发，构构造另外外一种可可编程的的逻辑结结构，那那就是SSRAMM查表的的方式，并并使用多多个查找找表构成成了一个个查表阵阵列，称称为可编编程门阵阵列（PProggrammmabble Gatte AArraay）。可编程程逻辑器器件的两两种主要要类型是是现场可可编程门门阵列（FFPGAA）和复复杂可编编程逻辑辑器件（CCPLDD）。 在这两两类可编编程逻辑辑器件中中，FPPGA提提供了最最高的逻逻辑密度度、最丰丰富的特特性和最最高的性性能。 现在最最新的FFPGAA器件，如如Xillinxx Viirteex系系列中的的部分器器件，可可提供八八百万系统门门（相相对逻辑辑密度）

10、。 这些先先进的器器件还提提供诸如如内建的的硬连线线处理器器（如IIBM Powwer PC）、大大容量存存储器、时时钟管理理系统等等特性，并并支持多多种最新新的超快快速器件件至器件件（deevicce-tto-ddeviice）信信号技术术。 FFPGAA被应用用于范围围广泛的的应用中中，从数数据处理理和存储储，以及及到仪器器仪表、电电信和数数字信号号处理等等。 与与此相比比，CPPLD提提供的逻逻辑资源源少得多多 - 最高约约1万门门。 但但是，CCPLDD提供了了非常好好的可预预测性，因因此对于于关键的的控制应应用非常常理想。 而且如如Xillinxx CooolRRunnner系列CC

11、PLDD器件需需要的功功耗极低低，并且且价格低低廉，从从而使其其对于成成本敏感感的、电电池供电电的便携携式应用用（如移移动电话话和数字字手持助助理）非非常理想想。 FFPGAA基于SSRAMM的架构构，集成成度高，以以LE（包包括查找找表、触触发器及及其他）为为基本单单元，有有内嵌MMemoory、DDSP等等。具有有易挥发发性，需需要有上上电加载载过程。在在实现复复杂算法法、队列列调度、数数据处理理、高性性能设计计、大容容量缓存存设计等等领域中中有广泛泛应用，如如Altteraa Sttrattix系系列。 CPLLD基于于EEPPROMM工艺，集集成度低低，以MMicrroCeell（包包

12、括组合合部分与与寄存器器）为基基本单元元。具有有非挥发发特性，可可以重复复写入。在在粘合逻逻辑、地地址译码码、简单单控制、FFPGAA加载等等设计中中有广泛泛应用，如如Altteraa MAAX30000AA系列。 详细比比较:尽尽管FPPGA和和CPLLD有很很多共同同特点,但由于于CPLLD和FFPGAA结构上上的差异异，具有有各自的的特点：CPLLD更适适合完成成各种算算法和组组合逻辑辑,FPP GAA更适合合于完成成时序逻逻辑。换换句话说说，FPPGA更更适合于于触发器器丰富的的结构，而而CPLLD更适适合于触触发器有有限而乘乘积项丰丰富的结结构。 CPLLD的连连续式布布线结构构决定

13、了了它的时时序延迟迟是均匀匀的和可可预测的的,而FFPGAA的分段段式布线线结构决决定了其其延迟的的不可预预测性。 在编程程上FPPGA比比CPLLD具有有更大的的灵活性性。CPPLD通通过修改改具有固固定内连连电路的的逻辑功功能来编编程,FFPGAA主要通通过改变变内部连连线的布布线来编编程;FFP GGA可在在逻辑门门下编程程,而CCPLDD是在逻逻辑块下下编程。 FPGGA的集集成度比比CPLLD高,具有更更复杂的的布线结结构和逻逻辑实现现。 CPLLD比FFPGAA使用起起来更方方便。CCPLDD的编程程采用EEPROOM或FFASTTFLAASH技技术，无无需外部部存储器器芯片，使使

14、用简单单。而FFPGAA的编程程信息需需存放在在外部存存储器上上，使用用方法复复杂。 CPLLD的速速度比FFPGAA快，并并且具有有较大的的时间可可预测性性。这是是由于FFPGAA是门级级编程，并并且CLLB之间间采用分分布式互互联，而而CPLLD是逻逻辑块级级编程，并并且其逻逻辑块之之间的互互联是集集总式的的。 在编程程方式上上,CPPLD主主要是基基于EPROOM或FFLASSH存储储器编程程,编程程次数可可达1万万次，优优点是系系统断电电时编程程信息也也不丢失失。CPPLD又又可分为为在编程程器上编编程和在在系统编编程两类类。FPPGA大大部分是是基于SSRAMM编程，编编程信息息在系

15、统统断电时时丢失，每每次上电电时，需需从器件件外部将将编程数数据重新新写入SSRAMM中。其其优点是是可以编编程任意意次，可可在工作作中快速速编程,从而实实现板级级和系统统级的动动态配置置。 CPLLD保密密性好，FFPGAA保密性性差。 一般情情况下，CCPLDD的功耗耗要比FFPGAA大，且且集成度度越高越越明显。2、VHHDL语语言的特特点（1）与与其他的的硬件描描述语言言相比，VVHDLL具有更更强的行行为描述述能力，从从而决定定了他成成为系统统设计领领域最佳佳的硬件件描述语语言。强强大的行行为描述述能力是是避开具具体的器器件结构构，从逻逻辑行为为上描述述和设计计大规模模电子系系统的重

16、重要保证证。 （22）VHHDL丰丰富的仿仿真语句句和库函函数，使使得在任任何大系系统的设设计早期期就能查查验设计计系统的的功能可可行性，随随时可对对设计进进行仿真真模拟。 （3）VVHDLL语句的的行为描描述能力力和程序序结构决决定了他他具有支支持大规规模设计计的分解解和已有有设计的的再利用用功能。符符合市场场需求的的大规模模系统高高效， 高速的的完成必必须有多多人甚至至多个代代发组共共同并行行工作才才能实现现。（4）对对于用VVHDLL完成的的一个确确定的设设计，可可以利用用EDAA工具进进行逻辑辑综合和和优化，并并自动的的把VHHDL描描述设计计转变成成门级网网表。（5）VVHDLL对设

17、计计的描述述具有相相对独立立性，设设计者可可以不懂懂硬件的的结构，也也不必管管理最终终设计实实现的目目标器件件是什么么，而进进行独立立的设计计。2.2可可编程逻逻辑器件件的分类类和发展展历程可编程逻逻辑器件件的分类类很多，几几乎每个个大的可可编程逻逻辑器件件供应商商都能提提供具有有自身结结构特点点的PLLD器件件。由于于历史的的原因，可可编程器器件的命命名各异异，在介介绍可编编程逻辑辑器件之之前，有有必要介介绍几种种PLDD的分类类方法。较较常见的的是按集集成度来来分区分分不同的的PLDD器件，一一般可分分为两大大类器件件：一类类是芯片片集成度度较低的的。另一一类芯片片集成度度较高的的。前面面

18、已经提提到，常常用的可可编程逻逻辑器件件都是从从“与或阵列列”和“门阵列列”两类基基本结构构发展起起来的，所所以可编编程器件件从结构构上分为为两大类类器件：查找表表结构器器件。构构成可编编程门，再再构成阵阵列形式式。FPPGA是是属于此此类器件件。乘积项项结构器器件。其其基本结结构为“与或阵列列”的器件件，大部部分简单单PLDD和CPLLD都属属于这个个范畴。第三种分分类方法法是从编编程工艺艺上划分分：熔丝（FFusee）型器器件。早早期的PPROMM器件就就是采用用熔丝结结构的，编编程过程程就是根根据设计的的熔丝图图文件来来烧断对对应的熔熔丝达到到编程目目的。反熔丝丝型器件件。是对对熔丝技技

19、术的改改进，在在编程处处通过击击穿漏层层使得两两点之间间导通。与与熔丝烧烧断获得得开路正正好相反反。某些些FPGGA采用用此种编编程方式式，如AActeel公司司的FPPGA器器件。无无论是熔熔丝还是是反熔丝丝结构，都都只能编编程一次次，因而而又合称称为OTTP器件件，即一一次性可可编程(Onee Tiime Proograammaablee)器件件。EPRROM型型。称为为紫外线线擦除点点可编程程逻辑器器件。是是用较高高的编程程电压进进行编程程，当需需要再次次编程时时，用紫紫外线进进行擦除除。与熔熔丝、反反熔丝型型不同，可可多次编编程。有时为降降低生产产成本，在在制造EEPROOM型器器件时

20、不不加用于于紫外线线擦除的的石英窗窗口，于于是就不不能用紫紫外线擦擦除，而而只能编编程一次次，也被被称为OOTP器器件。很早以前前人们就就曾设想想设计一一种逻辑辑可再编编程的器器件，不不过由于于受到当当时集成成电路工工艺技术术的限制制，一直直未能如如愿。直直到200世纪后后期，集集成技术术有了飞飞速的发发展，可可编程逻逻辑器件件才得以以实现。历史上，可可编程逻逻辑器件件经历了了从PRROM(Proograammaablee Reead Onlly MMemoory ),PPLA(Proograammaablee Loogicc Arrrayy),PPAL(Proograammaablee Ar

21、rrayy Loogicc )可可重复编编程GAAL（GGeneericc Arrrayy Loogicc）到采采用大规规模集成成技术的的EPLLD到CCPLDD和FPPGA的的发展过过程。在在结构、工工艺、集集成度、功功能、速速度和灵灵活性方方面都有有很大的的改进和和提高。可编程逻逻辑器件件大致的的演变过过程如下下：20世世纪700年代熔熔丝编程程的PRROM和和PLAA器件是是最早的的可编程程的逻辑辑器件。20世世纪700年代末末，对PPLA进进行了改改进，AAMD公公司推出出PALL器件。20世世纪800年代初初，Laattiice公公司发明明点可擦擦写的比比PALL使用灵灵活的GGAL

22、器器件。20世世纪800年代中中期，XXiliinx公公司提出出现场可可编程概概念，同同时产生生了世界界上第一一片FPPGA器器件。同同一时期期，Allterra公司司推出EEPLDD器件，较较GALL器件有有更高的的集成度度，可以以用紫外外线或点点擦除。20世世纪800年代末末，Laattiice公公司又提提出在系系统可编编程技术术，并且且推出了了一系列列具备在在系统可可编程能能力的CCPLDD器件，将将可编程程逻辑器器件的性性能和应应用技术术推向一一个全新新的高度度。进入200世纪990年代代后，可可编程逻逻辑集成成电路技技术进入入飞速发发展时期期。器件件的可用用逻辑门门数超过过了百万万门

23、，并并出现了了内嵌复复杂功能能模块（如如加法器器、乘法法器、RRAM、CCPU核核、DSSP核、PPLL等等）的SSOPCC(Syysteem oon pproggrammmabble chiip)。2.3 EPFF10KK10LLC844-4芯芯片简介介本设计采采用EPPF100K100LC884-44芯片，下下面将对对其进行行简单介介绍。 Altteraa公司的的FPGGA器件件Fleex100K EEPF110K110LCC84-4,FFLEXX(灵活活逻辑单单元矩阵阵)系列列是Allterra应用用非常广广泛的产产品，这这些器件件具有比比较高的的集成度度及丰富富的寄存存器资源源，采用用

24、了快速速，可预预测延时时的连续续式布线线结构，是是一种将将CPLLD和FFPGAA的优点点结合于于一体的的器件。EPF110K110LCC84-4是884piinPLLCC封封装，另另外还有有其它类类型的管管脚和封封装，有有很强的的选择性性。具有有以下主主要特点点：1. 1万个等等效逻辑辑门，含含有5772个逻逻辑单元元（LEEs）、772个逻逻辑阵列列块（LLABss）、33个嵌入入式阵列列块（EEAB s），并并具有7720个个片内寄寄存器，可可以在不不占用内内部资源源的条件件下实现现61444 bbit的的片内存存储器；2. 内部模块块间采用用高速、延延时可预预测的快快速通道道连接，最最

25、高工作作频率可可以达到到1500 MHHz以上上；3. 逻辑单元元间具有有高速、高高扇出的的级联链链和快速速进位链链；4. 片内还有有三态网网络和66个全局局时钟、44个全局局清零信信号以及及丰富的的I/OO资源；5. 每个I/O引脚脚可以选选择为三三态控制制或集电电极开路路输出，可可以通过过编程控控制每个个I/OO引脚的的速度以以及I/O寄存存器的使使用。2.4电电子时钟钟的设计计方案数字电子子钟的设设计方法法有多种种，例如如，可用用中小规规模集成成电路组组成电子子钟；也也可以利利用专用用的电子子钟芯片片配以显显示电路路及其所所需要的的外围电电路组成成电子钟钟；还可可以利用用单片机机来实现现

26、电子钟钟等等方案一：运用单单片机内内部的定定时/计计数器来来实现电电子时钟钟的方法法，该方方案设计计由单片片机ATT89SS51芯芯片和LLED数数码管为为核心，辅辅以必要要的电路路，构成成了一个个单片机机电子时时钟。时钟的基基本显示示原理：时钟开开始显示示为0时时0分00秒，也也就是数数码管显显示00000000，然然后每秒秒秒位加加1 ，到到9后，110秒位位加1，秒秒位回00。100秒位到到5后，即即59秒秒 ，分分钟加11，100秒位回回0。依依次类推推，时钟钟最大的的显示值值为233小时559分559秒。这这里只要要确定了了1秒的的定时时时间， 其它位位均以此此为基准准往上累累加。方

27、案二：采用专专用的时钟钟芯片实实现，通通过单片片机读取取时钟芯芯片的计计时时间间，在数数码管上上显示出出来，就就可以实实现电子子时钟功功能，典典型的时时钟芯片片有：DDS13302，DDS1228877，X112033，PCCF85583等等都可以以实现电电子时钟钟功能。方案三：采用FFPGAA来实现现电子时时钟功能能，运用用VHDDL语言言来描述述电子时时钟的各各个功能能模块。将将电子时时钟分为为六十进进制计数数器和二二十四进进制计数数器两个个基本的的功能模模块，然然后将两两个六十十进制计计数器和和一个二二十四进进制计数数器相级级联，就就构成一一个具有有时、分分、秒的的电子时时钟。比较方案案

28、一、方方案二和和方案三三：方案案一是用用软件实实现，即即用单片片机内部部的可编编程定时时/计数数器来实实现，但但误差很很大，主主要用在在对时间间精度要要求不高高的场合合；方案案二是用用专门的的时钟芯芯片实现现，在对对时间精精度要求求很高的的情况下下，通常常采用这这种方法法，但该该方案还还具备日日历功能能，造成成功能上上的浪费费；方案案三是采采用FPPGA实实现，运运用VHHDL语语言描述述，设计计方法简简单，而而且运用用有源晶晶振作为为系统的的时钟源源，通过过分频得得到1HHZ的信信号，计计时精度度很高，不不低于方方案二的的计时精精度，而而且运用用VHDDL语言言来描述述电子时时钟是完完全的硬

29、硬件实现现。通过以上上比较，系系统中采采用FPPGA来来实现电电子时钟钟功能。第三章 系统统电路设设计3.1 总体体设计设计一个个显示时时（2位位）、分分（2位位）、秒秒（2位位）共六六位的多多功能电电子钟，它的主主要功能能是进行行准确的的计时。利利用VHHDL语语言对硬硬件进行行描述，通过下下载到FFPGAA之中进进行硬件件验证。系统采采用4MMHz的的石英晶晶体振荡荡器作为为时钟源源，经过过分频之之后得到到1HZZ的秒钟钟信号，秒秒计满660即得得1分钟钟，分计计满600便得11小时的的信号，小小时计满满24即即得一天天，电子子时钟的的外观图图如图33.1所所示。其中有有六个按按键用于于调

30、整时时间，复复位等功功能。具具体功能能如下：图3.11 电电子钟的的外观图图OK键：开始计计时。SET键键：与调时、调调分、调调秒键配配合，可可以调整整到指定定的时间。RESEET键：清零。电子时钟钟硬件总总体框图图如图33.2所所示。图3.22 电电子时钟钟硬件总总体框图图在每个功功能模块块分项设设计和组组合前，先先简单介介绍一下下每个方方块的功功能作用用。分频器器通过分分频将44MHzz的信号号分频为为1Hzz的秒信号和1100HHz的同同步扫描描时钟信信号。1Hzz的秒信号输输入到秒计数数电路，当计数器溢出时，向分计数器进位，当分计数器溢出时，向时计数器进位。BCDD译码电电路是将将计数

31、器器的十六六进制计计数值转转换为数数码管显显示所需需要的段段码。位码电电路是用用来选通通某一位位数码管管，使其其显示数数字。扫描同同步电路路作用控控制同一一个数码码管的段段码和位位码同步步，同时时对多个个数码管管轮流扫扫描。键盘控控制电路路作用是是启动电电子时钟钟计时，设设定时间间等。3.2 显示示电路设设计显示电路路有LCCD和LLED显显示电路路，系统统中选用用LEDD显示电电路，LLED器器件是一一种发光光二极管管显示器器。其特点如如下：（1）LLED显显示器具具备稳定定、高速速、简单单的系统统；（2）LLED显显示结构构简单、性性能稳定定；（3）LLED显显示应用用在成熟熟的生产产技术

32、上上。发光二极极管组成成的显示示器是单单片机应应用产品品中最常常用的廉廉价输出出设备。八八段发光光二极管管结构如如图3.3所示示。图3.33 八段段发光二二极管外外型发光二极极管的阳阳极连在在一起的的称为共共阳极显显示器，阴阴极连在在一起的的称为共共阴极显显示器。11位显示示器有88个发光光二极管管组成，其其中7个个发光二二极管aag控控制7个个笔段的的亮或暗暗，另一一个控制制一个小小数点的的亮和暗暗，这种种笔画式式的八段段显示器器能显示示的字符符少。字字符的形形象有些些失真，但但控制方方便，使使用简单单。图3.44共阴极极数码管管图3.55共阳极极数码管管显示器的的显示方方法有静静态和动动态

33、两种种方法。显显示器位位数较少少时，采采用静态态显示的的方法是是合适的的。当位位数较多多时，用用静态显显示所需需的I/O太多多，一般般采用动动态显示示方法，所所以在系系统中我我们采用用动态显显示。此类数码码管的工工作特点点是：数码管管片选端端清0时时，对应应位的数数码管才才有可能能亮；每次只只能有一一个片选选端清00，即只只能动态态移位显显示相应应的数据据；控制器器通过控控制数码码管显示示相应数数字要用用查表子子程序来来实现。系统中显显示电路路是由分分频电路路、扫描描电路、BCD码多路选择器、位选码电路和BCD译码器构成的。数码管动动态扫描描电路如如图3.6所示示，其中中FPQQ为分频频器，通

34、通过分频频得到扫扫描时钟钟信号，时时钟信号号为1000Hzz；SCAAN为扫扫描电路路，它是是由状态态机组成成的，循循环扫描描数码管管，使得得数码管管稳定的的显示数数据；BBCDYYMQ为为BCDD译码器器，作用用是将计计数器输输出的十十六进制制数转换换为数码码管显示示所需要要的段码码；BIIT为位位码，作作用是轮轮流选择择数码管管的位。3.2.1 分分频器电电路 扫描电电路所需需要的扫扫描时钟钟信号为为1000Hz，是是通过分分频器将将系统的的4MHHz时钟钟信号经经过1000000分频之之后，再再通过四四分频得得到的。系系统中采采用四个个十进制制计数器器相级联联实现1100000分频频，然

35、后后通过两两个T触触发器实实现四分分频得到到1000Hz信信号。十十进制计计数器的的VHDDL语言言描述如如下：LIBRRARYY IIEEEE;USE IEEEE. STTD_LLOGIIC_111644.ALLL;图3.66 数数码管动动态扫描描电路USE IEEEE.STDD_LOOGICC_UNNSIGGNEDD.ALLL;ENTIITY CNTT10 ISPORTT(CLLK,RRST,EN:IN STDD_LOOGICC;CQ:OOUT STTD_LLOGIIC_VVECTTOR(3 DOWWNTOO 00);COUTT:OUUT STDD_LOOGICC);END CNTT10;

36、ARCHHITEECTUURE beehavv OOF CNTT10 ISSBEGIINPROCCESSS(CLLK,RRST,EN)VARIIABLLE CQII:STTD_LLOGIIC_VVECTTOR(3 DOWWNTOO 00);BEGIINIF RSTT= 1 THHEN CCQI:= (OTHHERSS =0); ELSIIF CLKKEVVENTT ANND CCLK=1 TTHENN IF EEN = 11 THEEN IF CCQI 0); END IF;END IF;END IF;IF CCQI = 10001 THEEN CCOUTT = 11; ELSEE COOUT

37、 = 0;END IF;CQ = CCQI; END PROOCESSS;END behhav;其中，CCLK为为外部脉脉冲输入入端；RRST为为复位端端，高电电平有效效，ENN为使能能端，高高电平有有效；CCO为计计数器的的计数值值输出端端；COOUT为为进位输输出端。十十进制计计数器的的仿真图图如图33.7所所示。图3.77 十十进制计计数器的的仿真图图3.2.2 扫扫描电路路电路扫描电路路是动态态数码管管显示的的核心部部件，通通过扫描描电路使使得同一一位数码码管的段段码、位位码能够够同步选选择并稳稳定显示示数据。其其VHDDL语言言描述如如下：LIBRRARYY IEEEE;USE IE

38、EEE.SSTD_LOGGIC_11664.AALL;USE IEEEE.SSTD_LOGGIC_UNSSIGNNED.ALLL;ENTIITY SCAAN IISPORTT( SCCAN:IN STDD_LOOGICC; COMMCLKK:OUUT SSTD_LOGGIC_VECCTORR(1 DOWWNTOO 0); END;ARCHHITEECTUURE BEHHAVEE OFF SCCAN ISSIGNNAL Q:SSTD_LOGGIC_VECCTORR(1 DOWWNTOO 0):=00; BEGIIN PRROCEESS(SCAAN) BEEGINN IF SCAANEEVENNT

39、 AAND SCAAN=1 THEEN IF Q=33 THHEN Q=000; ELSSE Q=Q+11; ENDD IFF; ENDD IFF; ENND PPROCCESSS;COMCCLK=Q; END;图3.88 扫扫描电路路仿真图图扫描电路路是由四四位二进进制计数数器组成成的状态态机构成成的，其其仿真图图如图33.8所所示。其其中SCCAN为为扫描时时钟信号号输入端端，COOMCLLK为状状态输出出端。3.2.3 BBCD码码多路选选择器BCD码码多路选选择器是是输入的的四位的的BCDD码根据据扫描电电路的输输出进行行选择，然然后通过过BCDD译码器器将对应应的BCCD码转转换成显

40、显示所需需要的段段码。LIBRRARYY IEEEE;USE IEEEE.SSTD_LOGGIC_11664.AALL;ENTIITY BCDDMUXX ISS PORRT( CLKK:INN STTD_LLOGIIC_VVECTTOR(1 DDOWNNTO 0); BCDDDATAA:INN STTD_LLOGIIC_VVECTTOR(15 DOWWNTOO 0); BCDLLED:OUTT STTD_LLOGIIC_VVECTTOR(3 DDOWNNTO 0); END;ARCHHITEECTUURE BEHHAVEE OFF BCCDMUUX IISBEGIINBCDLLED(3 DDO

41、WNNTO 0)=BCCDDAATA(3 DDOWNNTO 0) AFTTER 5 mms WWHENN CLLK=00 ELLSEBCDDDATAA(7 DOWWNTOO 4) AFFTERR 5 ms WHEEN CCLK=011 EELSEEBCDDDATAA(111 DOOWNTTO 88) AAFTEER 55 mss WHHEN CLKK=110 ELSSE BCDDDATTA(115 DDOWNNTO 12) AFFTERR 5 ms ;END;其中，CCLK为为输入选选择，BBCDDDATAA 为输输入数据据，BCCDLEED为输输出数据据。3.2.4 BBCD译译码器BCD译

42、译码器是是将输入入的四位位二进制制数转换换成七段段显示代代码，通通过对应应的显示示代码驱驱动LEED显示示相应的的数据，其其VHDDL语言言描述如如下：LIBRRARYY ieeee;USE ieeee.sstd_loggic_11664.aall;USE ieeee.sstd_loggic_unssignned.alll;ENTIITY bcddymqq ISSPORTT ( bccdinn :IIN stdd_loogicc_veectoor(33 DOOWNTTO 00); bccdouut :BBUFFFER sttd_llogiic_vvecttor(7 DDOWNNTO 0) );

43、END bcddymqq;ARCHHITEECTUURE behhavee OFF bccdymmq IIS BEGIIN bcdoout(7 DDOWNNTO 0)=00011111111 WHEEN bbcdiin(33 DOOWNTTO 00)=00000 ELSSE -000000001110 WHHEN bcddin(3 DDOWNNTO 0)=00001 ELLSE -1 00101110111 WHEEN bbcdiin(33 DOOWNTTO 00)=00110 ELSSE -22 00100011111 WHEEN bbcdiin(33 DOOWNTTO 00)=00111

44、ELSSE -33 00110001110 WHEEN bbcdiin(33 DOOWNTTO 00)=01000 ELSSE -44 00110011001 WHEEN bbcdiin(33 DOOWNTTO 00)=01001 ELSSE -55 00111111001 WHEEN bbcdiin(33 DOOWNTTO 00)=01110 ELSSE -66 00000001111 WHEEN bbcdiin(33 DOOWNTTO 00)=01111 ELSSE -77 00111111111 WHEEN bbcdiin(33 DOOWNTTO 00)=10000 ELSSE -88 00110011111 WHEEN bbcdiin(33 DOOWNTTO 00)=10001 ELSSE -99 00111101111 WHEEN bbcdiin(33 DOOWNTTO 00)=10110 ELSSE -AA 00111111000 WHEEN bbcdiin(33 DOOWNTTO 00)=10111 ELSSE -BB