可编程逻辑器件的发展历程及概述eadp.docx

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1、可编程逻逻辑器件件的发展展历程及及概述发布日期期：20006-2-11166:255:166作者：未知出出处：不不详当当今社会会是数字字化的社社会，是是数字集集成电路路广泛应应用的社社会。数数字集成成电路本本身在不不断地进进行更新新换代。它它由早期期的电子子管、晶晶体管、小小中规模模集成电电路、发发展到超超大规模模集成电电路(VVLSIIC，几几万门以以上)以以及许多多具有特特定功能能的专用用集成电电路。但但是，随随着微电电子技术术的发展展，设计计与制造造集成电电路的任任务已不不完全由由半导体体厂商来来独立承承担。系系统设计计师们更更愿意自自己设计计专用集集成电路路(ASSIC)芯片，而而且希

2、望望ASIIC的设设计周期期尽可能能短，最最好是在在实验室室里就能能设计出出合适的的ASIIC芯片片，并且且立即投投入实际际应用之之中，因因而出现现了现场场可编程程逻辑器器件(FFPLDD)，其其中应用用最广泛泛的当属属现场可可编程门门阵列(FPGGA)和和复杂可可编程逻逻辑器件件(CPPLD)。 早期期的可编编程逻辑辑器件只只有可编编程只读读存贮器器(PRROM)、紫外外线可按按除只读读存贮器器(EPPROMM)和电电可擦除除只读存存贮器(EEPPROMM)三种种。由于于结构的的限制，它它们只能能完成简简单的数数字逻辑辑功能。 其后后，出现现了一类类结构上上稍复杂杂的可编编程芯片片，即可可编

3、程逻逻辑器件件(PLLD)，它它能够完完成各种种数字逻逻辑功能能。典型型的PLLD由一一个“与与”门和和一个“或或”门阵阵列组成成，而任任意一个个组合逻逻辑都可可以用“与与一或”表表达式来来描述，所所以， PLDD能以乘乘积和的的形式完完成大量量的组合合逻辑功功能。 这这一阶段段的产品品主要有有PALL(可编编程阵列列逻辑)和GAAL(通通用阵列列逻辑)。 PPAL由由一个可可编程的的“与”平平面和一一个固定定的“或或”平面面构成，或或门的输输出可可以通过过触发器器有选择择地被置置为寄存存状态。 PALL器件是是现场可可编程的的，它的的实现工工艺有反反熔丝技技术、EEPROOM技术术和EEEP

4、ROOM技术术。还有有一类结结构更为为灵活的的逻辑器器件是可可编程逻逻辑阵列列(PLLA)，它它也由一一个“与与”平面面和一个个“或”平平面构成成，但是是这两个个平面的的连接关关系是可可编程的的。 PPLA器器件既有有现场可可编程的的，也有有掩膜可可编程的的。 在PAAL的基基础上，又又发展了了一种通通用阵列列逻辑GGAL (Geenerric Arrray Loggic)，如GGAL116V88,GAAL222V100 等。它它采用了了EEPPROMM工艺，实实现了电电可按除除、电可可改写，其其输出结结构是可可编程的的逻辑宏宏单元，因因而它的的设计具具有很强强的灵活活性，至至今仍有有许多人人

5、使用。 这些早早期的PPLD器器件的一一个共同同特点是是可以实实现速度度特性较较好的逻逻辑功能能，但其其过于简简单的结结构也使使它们只只能实现现规模较较小的电电路。 为为了弥补补这一缺缺陷，220世纪纪80年年代中期期。 AAlteera和和Xillinxx分别推推出了类类似于PPAL结结构的扩扩展型 CPLLD(CCompplexx Prrogrrammmab11e LLogiic DDvicce)和和与标准准门阵列列类似的的FPGGA(FFielld PProggrammmabble Gatte AArraay)，它它们都具具有体系系结构和和逻辑单单元灵活活、集成成度高以以及适用用范围宽宽

6、等特点点。 这这两种器器件兼容容了PLLD和通通用门阵阵列的优优点，可可实现较较大规模模的电路路，编程程也很灵灵活。与与门阵列列等其它它ASIIC(AAppllicaatioon SSpeccifiic IIC)相相比，它它们又具具有设计计开发周周期短、设设计制造造成本低低、开发发工具先先进、标标准产品品无需测测试、质质量稳定定以及可可实时在在线检验验等优点点，因此此被广泛泛应用于于产品的的原型设设计和产产品生产产(一般般在100,0000件以以下)之之中。几几乎所有有应用门门阵列、PPLD和和中小规规模通用用数字集集成电路路的场合合均可应应用FPPGA和和CPLLD器件件。（注：不不同厂家家

7、的叫法法不尽相相同，XXiliinx把把，基于于查找表表技术，SSRAMM工艺，要要外挂配配置用的的EEPPROMM的PLLD叫FFPGAA；把基基于乘积积项技术术，Fllashh（类似似EEPPROMM工艺）工工艺的PPLD叫叫CPLLD; Altteraa 把自自己的PPLD产产品:MMAX系系列（乘乘积项技技术，EEEPRROM工工艺）,FLEEX系列列（查找找表技术术，SRRAM工工艺）都都叫作CCPLDD,即复复杂PLLD(CCompplexx PLLD),由于FFLEXX系列也也是SRRAM工工艺,基基于查找找表技术术，要外外挂配置置用的EEPROOM,用用法和XXiliinx的的

8、FPGGA一样样，所以以很多人人把Allterra的FFELXX系列产产品也叫叫做FPPGA.（8寸硅硅晶片，每每一个小小方格经经过切割割，封装装后就是是一片芯芯片） FPGAACPPLD 概述 FPPGA(现场可可编程门门阵列)与 CCPLDD(复杂杂可编程程逻辑器器件)都都是可编编程逻辑辑器件，它它们是在在PALL,GAAL等逻逻辑器件件的基础础之上发发展起来来的。同同以往的的PALL,GAAL等相相比较，FFPGAACPPLD的的规模比比较大，它它可以替替代几十十甚至几几千块通通用ICC芯片。这这样的FFPGAACPPLD实实际上就就是一个个子系统统部件。这这种芯片片受到世世界范围围内电

9、子子工程设设计人员员的广泛泛关注和和普遍欢欢迎。经经过了十十几年的的发展，许许多公司司都开发发出了多多种可编编程逻辑辑器件。比比较典型型的就是是Xillinxx公司的的FPGGA器件件系列和和Altteraa公司的的CPLLD器件件系列，它它们开发发较早，占占用了较较大的PPLD市市场。通通常来说说，在欧欧洲用XXiliinx的的人多，在在日本和和亚太地地区用AALTEERA的的人多，在在美国则则是平分分秋色。全全球PLLD/FFPGAA产品660%以以上是由由Altteraa和Xiilinnx提供供的。可可以讲AAlteera和和Xillinxx共同决决定了PPLD技技术的发发展方向向。当然

10、然还有许许多其它它类型器器件，如如：Laattiice，VVanttis，AActeel，QQuicckloogicc，Luucennt等。 （999年Laattiice收收购了VVanttis，成成为第三三大PLLD供应应商；同同年Xiilinnx收购购了Phhiliips的的PLDD部门）19988年世界界十大PPLD公公司排名公司销售额(亿美金)市场占有率1Altera5.9630.12Xilinx5.7429.03Vantis2.2011.14Lattice2.1811.05Actel1.397.06Luccent0.854.37Cypress0.442.28Atmel0.422.19

11、Philips0.281.410Quicklogic0.241.2资料料来源：99年年4月电电子产品品世界 尽管管FPGGA,CCPLDD和其它它类型PPLD的的结构各各有其特特点和长长处，但但概括起起来，它它们是由由三大部部分组成成的，一个二二维的逻逻辑块阵阵列，构构成了PPLD器器件的逻逻辑组成成核心。输入输出块块：连连接逻辑辑块的互互连资源源。连线线资源：由各种种长度的的连线线线段组成成，其中中也有一一些可编编程的连连接开关关，它们们用于逻逻辑块之之间、逻逻辑块与与输入输出块块之间的的连接。 典型的的PLDD的框图图对用户而而言，CCPLDD与FPPGA的的内部结结构稍有有不同，但但用法

12、一一样，所所以多数数情况下下，不加加以区分分。FPGAACPPLD芯芯片都是是特殊的的ASIIC芯片片，它们们除了具具有ASSIC的的特点之之外，还还具有以以下几个个优点：随着VVlSII(Veery Larrge Scaale IC，超超大规模模集成电电路)工工艺的不不断提高高单一芯芯片内部部可以容容纳上百百万个晶晶体管， FPGGACCPLDD芯片的的规模也也越来越越大，其其单片逻逻辑门数数已达到到上百万万门，它它所能实实现的功功能也越越来越强强，同时时也可以以实现系系统集成成。FPGGACCPLDD芯片在在出厂之之前都做做过百分分之百的的测试，不不需要设设计人员员承担投投片风险险和费用用

13、，设计计人员只只需在自自己的实实验室里里就可以以通过相相关的软软硬件环环境来完完成芯片片的最终终功能设设计。所所以， FPGGACCPLDD的资金金投入小小，节省省了许多多潜在的的花费。用户可可以反复复地编程程、擦除除、使用用或者在在外围电电路不动动的情况况下用不不同软件件就可实实现不同同的功能能。所以以，用FFPGAAPLLD 试试制样片片，能以以最快的的速度占占领市场场。 FFPGAACPPLD软软件包中中有各种种输入工工具和仿仿真工具具，及版版图设计计工具和和编程器器等全线线产品，电电路设计计人员在在很短的的时间内内就可完完成电路路的输入入、编译译、优化化、仿真真，直至至最后芯芯片的制制

14、作。 当电路路有少量量改动时时，更能能显示出出FPGGACCPLDD的优势势。电路路设计人人员使用用FPGGACCPLDD进行电电路设计计时，不不需要具具备专门门的ICC(集成成电路)深层次次的知识识， FFPGAACPPLD软软件易学学易用，可可以使设设计人员员更能集集中精力力进行电电路设计计，快速速将产品品推向市市场。 PLD/FPGGA结结构与原原理初步步(一)发布日期期：20006-2-11166:211:355作者：未知出出处：不不详一.基基于乘积积项（PProdductt-Teerm)的PLLD结构构采用这种种结构的的PLDD芯片有有：Allterra的MMAX770000，MAA

15、X30000系系列（EEEPRROM工工艺）,Xillinxx的XCC95000系列列（Fllashh工艺）和和Lattticce,CCyprresss的大部部分产品品（EEEPROOM工艺艺）我们先看看一下这这种PLLD的总总体结构构（以MMAX770000为例，其其他型号号的结构构与此都都非常相相似）：图1 基基于乘积积项的PPLD内内部结构构这种PLLD可分分为三块块结构：宏单元元（Maaroccelll)，可可编程连连线（PPIA)和I/O控制制块。 宏单元元是PLLD的基基本结构构，由它它来实现现基本的的逻辑功功能。图图1中兰兰色部分分是多个个宏单元元的集合合（因为为宏单元元较多，没

16、没有一一一画出）。可可编程连连线负责责信号传传递，连连接所有有的宏单单元。II/O控控制块负负责输入入输出的的电气特特性控制制，比如如可以设设定集电电极开路路输出，摆摆率控制制，三态态输出等等。 图图1 左左上的IINPUUT/GGCLKK1，IINPUUT/GGCLRRn,IINPUUT/OOE1,INPPUT/OE22 是全全局时钟钟，清零零和输出出使能信信号，这这几个信信号有专专用连线线与PLLD中每每个宏单单元相连连，信号号到每个个宏单元元的延时时相同并并且延时时最短。宏单元的的具体结结构见下下图：图2 宏宏单元结结构左侧是乘乘积项阵阵列，实实际就是是一个与与或阵列列，每一一个交叉叉点

17、都是是一个可可编程熔熔丝，如如果导通通就是实实现“与与”逻辑辑。后面面的乘积积项选择择矩阵是是一个“或或”阵列列。两者者一起完完成组合合逻辑。图图右侧是是一个可可编程DD触发器器，它的的时钟，清清零输入入都可以以编程选选择，可可以使用用专用的的全局清清零和全全局时钟钟，也可可以使用用内部逻逻辑（乘乘积项阵阵列）产产生的时时钟和清清零。如如果不需需要触发发器，也也可以将将此触发发器旁路路，信号号直接输输给PIIA或输输出到II/O脚脚。二.乘积积项结构构PLDD的逻辑辑实现原原理下面我们们以一个个简单的的电路为为例,具具体说明明PLDD是如何何利用以以上结构构实现逻逻辑的，电电路如下下图：图3

18、假设组合合逻辑的的输出(ANDD3的输输出)为为f，则则f=(A+BB)*CC*(!D)=A*CC*!DD + B*CC*!DD ( 我们以以!D表表示D的的“非”）PLD将将以下面面的方式式来实现现组合逻逻辑f:图4A,B,C,DD由PLLD芯片片的管脚脚输入后后进入可可编程连连线阵列列（PIIA)，在在内部会会产生AA,A反反,B,B反,C,CC反,DD,D反反8个输输出。图图中每一一个叉表表示相连连（可编编程熔丝丝导通），所所以得到到：f= f11 + f2 = (A*CC*!DD) + (BB*C*!D) 。这这样组合合逻辑就就实现了了。 图图3电路路中D触触发器的的实现比比较简单单，

19、直接接利用宏宏单元中中的可编编程D触触发器来来实现。时时钟信号号CLKK由I/O脚输输入后进进入芯片片内部的的全局时时钟专用用通道，直直接连接接到可编编程触发发器的时时钟端。可可编程触触发器的的输出与与I/OO脚相连连，把结结果输出出到芯片片管脚。这这样PLLD就完完成了图图3所示示电路的的功能。（以以上这些些步骤都都是由软软件自动动完成的的，不需需要人为为干预）图3的电电路是一一个很简简单的例例子，只只需要一一个宏单单元就可可以完成成。但对对于一个个复杂的的电路，一一个宏单单元是不不能实现现的，这这时就需需要通过过并联扩扩展项和和共享扩扩展项将将多个宏宏单元相相连，宏宏单元的的输出也也可以连

20、连接到可可编程连连线阵列列，再做做为另一一个宏单单元的输输入。这这样PLLD就可可以实现现更复杂杂逻辑。这种基于于乘积项项的PLLD基本本都是由由EEPPROMM和Fllashh工艺制制造的，一一上电就就可以工工作，无无需其他他芯片配配合。PLD/FPGGA结结构与原原理初步步(二)发布日期期：20006-2-11166:166:255作者：出处：一.查查找表（LLookk-Upp-Taablee)的原原理与结结构采用这种种结构的的PLDD芯片我我们也可可以称之之为FPPGA：如allterra的AACEXX,APPEX系系列,xxiliinx的的Spaartaan,VVirttex系系列等。

21、查找表（LLookk-Upp-Taablee)简称称为LUUT，LLUT本本质上就就是一个个RAMM。 目目前FPPGA中中多使用用4输入入的LUUT，所所以每一一个LUUT可以以看成一一个有44位地址址线的116x11的RAAM。 当用户户通过原原理图或或HDLL语言描描述了一一个逻辑辑电路以以后，PPLD/FPGGA开发发软件会会自动计计算逻辑辑电路的的所有可可能的结结果，并并把结果果事先写写入RAAM,这这样，每每输入一一个信号号进行逻逻辑运算算就等于于输入一一个地址址进行查查表，找找出地址址对应的的内容，然然后输出出即可。下面是一一个4输输入与门门的例子子，实际逻辑电路LUT的实现方式

22、a,b,c,d 输入逻辑输出地址RAM中存储的内容00000000000001000010.0.01111111111二.基于于查找表表（LUUT)的的FPGGA的结结构我们看一一看xiilinnx SSparrtann-III的内部部结构，如如下图：xiliinx Spaartaan-III 芯芯片内部部结构Slicces结结构Sparrtann-III主要包包括CLLBs，II/O块块，RAAM块和和可编程程连线（未未表示出出）。在在spaartaan-III中，一一个CLLB包括括2个SSlicces,每个sslicces包包括两个个LUTT，两个个触发器器和相关关逻辑。 Sliices

23、s可以看看成是SSparrtannII实实现逻辑辑的最基基本结构构 (xxiliinx其其他系列列，如SSparrtannXL,Virrtexx的结构构与此稍稍有不同同，具体体请参阅阅数据手手册）alteera的的FLEEX/AACEXX等芯片片的结构构如下图图：alteera FLEEX/AACEXX 芯片片的内部部结构逻辑单元元（LEE）内部部结构FLEXX/ACCEX的的结构主主要包括括LABB，I/O块，RRAM块块（未表表示出）和和可编程程行/列列连线。在在FLEEX/AACEXX中，一一个LAAB包括括8个逻逻辑单元元（LEE）,每每个LEE包括一一个LUUT，一一个触发发器和相相

24、关的相相关逻辑辑。LEE是FLLEX/ACEEX芯片片实现逻逻辑的最最基本结结构(aalteera其其他系列列，如AAPEXX的结构构与此基基本相同同，具体体请参阅阅数据手手册）二.查找找表结构构的FPPGA逻逻辑实现现原理我们还是是以这个个电路的的为例：A,B,C,DD由FPPGA芯芯片的管管脚输入入后进入入可编程程连线，然然后作为为地址线线连到到到LUTT，LUUT中已已经事先先写入了了所有可可能的逻逻辑结果果，通过过地址查查找到相相应的数数据然后后输出，这这样组合合逻辑就就实现了了。 该该电路中中D触发发器是直直接利用用LUTT后面DD触发器器来实现现。时钟钟信号CCLK由由I/OO脚输

25、入入后进入入芯片内内部的时时钟专用用通道，直直接连接接到触发发器的时时钟端。触触发器的的输出与与I/OO脚相连连，把结结果输出出到芯片片管脚。这这样PLLD就完完成了图图3所示示电路的的功能。（以以上这些些步骤都都是由软软件自动动完成的的，不需需要人为为干预）这个电路路是一个个很简单单的例子子，只需需要一个个LUTT加上一一个触发发器就可可以完成成。对于于一个LLUT无无法完成成的的电电路，就就需要通通过进位位逻辑将将多个单单元相连连，这样样FPGGA就可可以实现现复杂的的逻辑。由于LUUT主要要适合SSRAMM工艺生生产，所所以目前前大部分分FPGGA都是是基于SSRAMM工艺的的，而SSR

26、AMM工艺的的芯片在在掉电后后信息就就会丢失失，一定定需要外外加一片片专用配配置芯片片，在上上电的时时候，由由这个专专用配置置芯片把把数据加加载到FFPGAA中，然然后FPPGA就就可以正正常工作作，由于于配置时时间很短短，不会会影响系系统正常常工作。 也有少少数FPPGA采采用反熔熔丝或FFlassh工艺艺，对这这种FPPGA，就就不需要要外加专专用的配配置芯片片。二.选择择PLDD还是FFPGAA？根据上一一篇PLLD的结结构和原原理可以以知道，PPLD分分解组合合逻辑的的功能很很强，一一个宏单单元就可可以分解解十几个个甚至220330多个个组合逻逻辑输入入。而FFPGAA的一个个LUTT

27、只能处处理4输输入的组组合逻辑辑，因此此，PLLD适合合用于设设计译码码等复杂杂组合逻逻辑。 但FPPGA的的制造工工艺确定定了FPPGA芯芯片中包包含的LLUT和和触发器器的数量量非常多多，往往往都是几几千上万万，PLLD一般般只能做做到5112个逻逻辑单元元，而且且如果用用芯片价价格除以以逻辑单单元数量量，FPPGA的的平均逻逻辑单元元成本大大大低于于PLDD。 所所以如果果设计中中使用到到大量触触发器，例例如设计计一个复复杂的时时序逻辑辑，那么么使用FFPGAA就是一一个很好好选择。HDL语语言概述述发布日期期：20006-2-11166:111:000作者：未知出出处：不不详HDL概概

28、述随着EEDA技技术的发发展，使使用硬件件语言设设计PLLD/FFPGAA成为一一种趋势势。目前前最主要要的硬件件描述语语言是VVHDLL和Veerillog HDLL。 VVHDLL发展的的较早，语语法严格格，而VVeriilogg HDDL是在在C语言言的基础础上发展展起来的的一种硬硬件描述述语言,语法较较自由。 VHDDL和VVeriilogg HDDL两者者相比，VVHDLL的书写写规则比比Verriloog烦琐琐一些，但但verriloog自由由的语法法也容易易让少数数初学者者出错。 国外电电子专业业很多会会在本科科阶段教教授VHHDL,在研究究生阶段段教授vveriilogg。从国

29、国内来看看，VHHDL的的参考书书很多，便便于查找找资料，而而Verriloog HHDL的的参考书书相对较较少，这这给学习习Verriloog HHDL带带来一些些困难。 从EDDA技术术的发展展上看，已已出现用用于CPPLD/FPGGA设计计的硬件件C语言言编译软软件，虽虽然还不不成熟，应应用极少少，但它它有可能能会成为为继VHHDL和和Verriloog之后后，设计计大规模模CPLLD/FFPGAA的又一一种手段段。VHDLL语言简简介： VHDLL的英文文全名是是Verry-HHighh-Sppeedd Innteggratted Cirrcuiit HHarddwarreDeescr

30、ripttionn Laanguuagee,诞生生于19982年年。19987年年底，VVHDLL被IEEEE和和美国国国防部确确认为标标准硬件件描述语语言 。自自IEEEE公布布了VHHDL的的标准版版本，IIEEEE-10076（简简称877版)之之后，各各EDAA公司相相继推出出了自己己的VHHDL设设计环境境，或宣宣布自己己的设计计工具可可以和VVHDLL接口。此此后VHHDL在在电子设设计领域域得到了了广泛的的接受，并并逐步取取代了原原有的非非标准的的硬件描描述语言言。19993年年，IEEEE对对VHDDL进行行了修订订，从更更高的抽抽象层次次和系统统描述能能力上扩扩展VHHDL的

31、的内容，公公布了新新版本的的VHDDL，即即IEEEE标准准的10076-19993版本本，（简简称933版）。现现在，VVHDLL和Veerillog作作为IEEEE的的工业标标准硬件件描述语语言，又又得到众众多EDDA公司司的支持持，在电电子工程程领域，已已成为事事实上的的通用硬硬件描述述语言。有有专家认认为，在在新的世世纪中，VVHDLL于Veerillog语语言将承承担起大大部分的的数字系系统设计计任务。 VHDDL主要要用于描描述数字字系统的的结构，行行为，功功能和接接口。除除了含有有许多具具有硬件件特征的的语句外外，VHHDL的的语言形形式和描描述风格格与句法法是十分分类似于于一般

32、的的计算机机高级语语言。VVHDLL的程序序结构特特点是将将一项工工程设计计，或称称设计实实体（可可以是一一个元件件，一个个电路模模块或一一个系统统）分成成外部（或或称可是是部分,及端口口)和内内部（或或称不可可视部分分），既既涉及实实体的内内部功能能和算法法完成部部分。在在对一个个设计实实体定义义了外部部界面后后，一旦旦其内部部开发完完成后，其其他的设设计就可可以直接接调用这这个实体体。这种种将设计计实体分分成内外外部分的的概念是是VHDDL系统统设计的的基本点点。应用用VHDDL进行行工程设设计的优优点是多多方面的的。（1）与与其他的的硬件描描述语言言相比，VVHDLL具有更更强的行行为描

33、述述能力，从从而决定定了他成成为系统统设计领领域最佳佳的硬件件描述语语言。强强大的行行为描述述能力是是避开具具体的器器件结构构，从逻逻辑行为为上描述述和设计计大规模模电子系系统的重重要保证证。（2）VVHDLL丰富的的仿真语语句和库库函数，使使得在任任何大系系统的设设计早期期就能查查验设计计系统的的功能可可行性，随随时可对对设计进进行仿真真模拟。（3）VVHDLL语句的的行为描描述能力力和程序序结构决决定了他他具有支支持大规规模设计计的分解解和已有有设计的的再利用用功能。符符合市场场需求的的大规模模系统高高效，高速的完完成必须须有多人人甚至多多个代发发组共同同并行工工作才能能实现。（44）对于

34、于用VHHDL完完成的一一个确定定的设计计，可以以利用EEDA工工具进行行逻辑综综合和优优化，并并自动的的把VHHDL描描述设计计转变成成门级网网表。（5）VVHDLL对设计计的描述述具有相相对独立立性，设设计者可可以不懂懂硬件的的结构，也也不必管管理最终终设计实实现的目目标器件件是什么么，而进进行独立立的设计计。附：一个个简单的的VHDDL的例例子：(12位位寄存器器）- VVHDLL Exxampple- UUserr-Deefinned MaccroffuncctioonENTIITY regg12 IS PORRT( d : IN BITT_VEECTOOR(111 DDOWNNTO

35、0); cclk : IN BITT; q : OOUT BITT_VEECTOOR(111 DDOWNNTO 0);ENND rreg112;ARCHHITEECTUURE a OOF rreg112 IISBEEGINN PRROCEESS BEGGIN WAAIT UNTTIL clkk = 1; q a, b, c, d, e, f, g; H0 = 11, 11, 11, 11, 11, 11, 00; H11 = 0, 1, 1, 0, 0, 0, 0; HH2 = 1, 1, 0, 1, 1, 0, 1; H3 = 11, 11, 11, 11, 00, 00, 11; H44

36、= 0, 1, 1, 0, 0, 1, 1; HH5 = 1, 0, 1, 1, 0, 1, 1; H6 = 11, 00, 11, 11, 11, 11, 11; H77 = 1, 1, 1, 0, 0, 0, 0; HH8 = 1, 1, 1, 1, 1, 1, 1; H9 = 11, 11, 11, 11, 00, 11, 11; HAA = 1, 1, 1, 0, 1, 1, 1; HHB = 0, 0, 1, 1, 1, 1, 1; HC = 11, 00, 00, 11, 11, 11, 00; HDD = 0, 1, 1, 1, 1, 0, 1; HHE = 1, 0, 0, 1

37、, 1, 1, 1; HF = 11, 00, 00, 00, 11, 11, 11; EEND TABBLE;ENDD;选择VHHDL还还是veerillog HDLL？这是一个个初学者者最常见见的问题题。其实实两种语语言的差差别并不不大，他他们的描描述能力力也是类类似的。掌掌握其中中一种语语言以后后，可以以通过短短期的学学习，较较快的学学会另一一种语言言。 选选择何种种语言主主要还是是看周围围人群的的使用习习惯，这这样可以以方便日日后的学学习交流流。 当当然，如如果您是是集成电电路（AASICC）设计计人员，则则必须首首先掌握握verriloog，因因为在IIC设计计领域，990以以上的公公司都是是采用vveriilogg进行IIC设计计。对于于PLDD/FPPGA设设计者而而言，两两种语言言可以自自由选择择。学习HDDL