简易交通信号灯控制器课程设计dmvq.docx

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1、电工与与电子技技术基础础课程程设计报报告题 目 简易易交通信信号灯控控制器学院（部部）汽车车学院专 业 汽车运运用工程程 班级 学生姓名名学号5 月330 日至至6 月30 日 共共5 周指导老师师（签字字）1、课题题名称与与技术要要求:(1)被被测信号号的频率率范围1100HHz110KHHz;(2)输输入信号号为正弦弦信号或或方波信信号;(3)四四位数码码管显示示所测频频率,并并用发光光二极管管表示单单位;(4)具具有超量量程报警警功能.2、摘要要频率计在在数字电电路中被被广泛应应用，他他可以实实现对周周期信号号的频率率测量，从从而间接接地对信信号周期期的测量量，打破破了计时时器不能能对高

2、频频信号周周期测量量的限制制。随着着电子技技术的高高速发展展，大规规模集成成芯片的的出现以以及可编编程控制制技术的的提高，频频率计的的设计从从传统的的单元设设计步入入可自动动控制的的集成设设计，极极大地提提高了频频率计的的精确度度，使得得电路设设计简单单化，更更为清晰晰明了。本本设计通通过对高高频小信信号或大大信号的的放大整整形或衰衰减放大大整形，是是被测信信号转变变为同频频率等幅幅度的方方波信号号，然后后使此信信号通过过有标准准时基电电路控制制的闸门门，再依依次通过过计数器器、锁存存器、译译码器，最最后由数数码管以以十进制制形式显显示频率率值。3、总体体设计方方案论证证及选择数字频率率计的设

3、设计有多多种方法法，从采用用的芯片片类型和和技术划划分,有有五中设设计方案案：方案一：采用通通用中小小规模集集成芯片片SSII,MSSI等纯纯硬件设设计,方方法比较较繁琐和和陈旧，在在技术上上是可行行的，可可以简化化电路的的设计，但但对于设设计中要要求的某某些指标标，采用用专块模模块来完完成比较较困难，及及扩展极极为不便便。方案二：采用单单片数字字频率计计芯片,如ICCM72216等等专用芯芯片硬件件实现,简单易易行,但但只有固固定的一一般功能能和通用用的基本本指标。例如，由由美国IInteersiil公司司首先研研制的单单片频率率计ICCM72216DD专用测测频大规规模集成成芯片。它它是标

4、准准的288引脚的的双列直直插式集集成电路路，采用用单一的的+5VV稳压电电源工作作。它内内含 高高频振荡荡器、110进制制计数器器、7段段译码器器、位多多路复用用器、能能够直接接驱动LLED显显示器的的8段段码驱驱动器、88位位位码驱动动器。其其基本的的测频范范围为DDC至110MHHz，若若加预置置的分频频电路，则则上限频频率可达达40MMHz或或1000MHzz，单片片频率计计ICMM72116D只只要加上上晶振、量量程选择择、LEED显示示器等少少数器件件即可构构成一个个DC至至40MMHz的的微型频频率计，可可用于频频率测量量、机械械转速测测量等方方面的应应用。方案三：采用单单片机系

5、系统设计计。单片机机内部具具有定时时器、计计数器和和高稳定定的标准准频率源源等硬件件资源以以及灵活活的软件件运算和和控制功功能，能能够十分分方便地地对外部部信号进进行计数数，并且且可以实实现逻辑辑控制及及数据运运算。单单片机应应用于数数字频率率计中可可以大大大提高频频率计的的自动化化程度和和灵活性性，同时时，也提提高了频频率计的的精确度度方案四：采用PPLD(包括大大规模可可编程逻逻辑器件件CPLLD/FFPGAA等)系系统设计计。CPLLD是一一种新兴的高密密度大规规模可编程逻辑器件件，它具有门阵阵列的高高密度和和PLDD器件的的灵活性和和易用性性，目前前已成为为一类主要的的可编程器件件。可

6、编编程器件件的最大大特点是是可通过过软件编程对其器件件的结构构和工作作方式进进行重构，能随时时进行设计调调整而满足产品升级。使得得硬件的的设计可以以如软件设计一样方便快快捷，从从而改变了传统数数字系统及用单片机构成的数字系统的设计方法法。采用CCPLDD可编程器件件，可利利用计算机软件的方方式对目标期进行设计，而而以硬件件的形式式实现。既定的系系统功能，在在设计过过程中，可可根据需需要随时时改变器件的的内部逻辑功能能和管脚脚的信号号方式，借借助于大大规模集成成的CPPLD和和高效的的设计软软件，可通过直接对芯片结构构的设计实实现多种数字逻辑系统功能，而而且由于于管脚定定义的灵活性，大大大减轻轻

7、了电路图设计计和电路板设计计的工作作量及难难度，同同时，这种基于于可编程芯片片的数量，缩小了系系统的体积，提高高了系统统的可靠靠性。方案五：采用单单片机和和CPLLD/FFPGAA结合的的系统设设计。采采用CPPLD配配合单片片机的设设计方案案，具有有造价较较低、速速度高、精精度高的的优点，并并且可以以通过软软件下载载而达到到仪器硬硬件升级级的目的的利用FFPGAA进行测测频计数数，单片片机实施施控制实实现多功功能频率率计的设设计频率率计利用用FPGGA来实实现频率率、周期期、脉宽宽和占空空比的测测量计数数。利用用单片机机完成整整个测量量电路的的测试控控制、数数据处理理和显示示输出。从测量的的

8、指标上上讲，频频率计的的设计方方法主要要有以下下两种方方法：方法一：直接测测频法，即即在一定定闸门时时间内测测量被测测信号的的脉冲个个数。此此种设计计方法是是大多数数频率计计设计的的主要思思路，它它对高频频信号的的测频准准确度较较高，其其误差为为加1或或减1，但但对低频频信号的的测量误误差较大大，甚至至不能实实现测量量。方法二：间接测测频法，即即周期测测频法。间接测频法利用计时器对信号的周期进行测量，此法对低频信号的测量简单方便，其精确度也较高。但对于高频信号的测量就难以实现，频率越高，其周期越小，对计时器的精确度要求就高了很多，如今计时器难以提高精度。因此，此方法只适用于低频信号，通常是频率

9、小于1的。根据本课课题的要要求及测测频范围围(1000Hz100KHHz)，本次次设计采采用直接接测频法法。利用用5555定时器器构成的的多谐振振荡器产产生时基基信号，在在标准时时间1ss(或00.011s)内内闸门打打开，在这个个标准的的时间内内将有放放大整形形后的被被测信号号通过，与此同同时由JJK触发发器构成成的锁存存信号和和清零信信号实现现对记录录数值的的锁存以便便读数，清清零信号号清除已已记录的的数据以以便在此此记录。来来自计数数器的二二进制数数据依次次通过锁锁存器，译译码器，最最后由数数码管显显示十进进制数据据。4、设计计方案原原理图、总体电电路图、接线图图及说明明1)根据据所选方

10、方案可画画出设计计原理图图如下2）基于于单元电电路的设设计可得得总体电电路图如如下本设计中中，频率率计具有有两个单单位置换换。当选选1Hzz单位时时，能够够测到0099999HHz范围围；当选选1kHHz单位位时，能能够测到到0.009999.99kHzz范围。超超过以上上范围，通通过报警警装置（发发光二极极管）提提示超量量程。在在读数方方面锁存存信号持持续时间间是1.3秒有有足够的的时间进进行读数数,每隔隔2.66秒测量量一次可可通过多多次测量量求平均均值减小小系统误误差。在在整形放放大电路路中利用用运算放放大器和和外接限限流电阻阻可构成成过零比比较器，其其工作稳稳定性和和灵敏性性较高，即即

11、使是微微弱信号号也能实实现过零零比较，在在输出端端可得到到等幅度度满足要要求的方方波信号号。十位位BCDD显示器器的小数数点引出出端A与与KHzz单位端端的A点点相接，可可以实现现小数点点显示。在在测量信信号频率率时，在在电源接接通的前前提下，首首先按一一下动断断开关SS，分别别给两JJK触发发器置零零以及对对四个计计数器进进行清零零，然后后再接入入信号进进行测量量。5、单元元电路设设计及其其主要元元器件选选择与电电路参数数计算1) 放大整形形生活中所所遇到的的频率从从小到大大，其范围围变化是是很大的的而且小小的信号号通常不不能直接接在电子子电路中中被识别别，此外门门电路对对电压的的高低是是有

12、界限限的(VVOH.=22.4VV、VOOL=0.33V)。对逻辑的运算也需要一定宽度的高或低电平脉冲。因此，对微弱信号的放大是频率计测量微弱信号频率所不可缺少的一步。其放大电路的组成可采用两种元器件构成。第一种是由分立元件晶体管及其附属的电阻电容元件构成；第二种是采用集成运算放大器及外接元件构成.前者电路外接点多，隔直电容易产生振荡，且输出电流较大。后者电路构成简单，输出电流小，且能够消除内部晶体管极间电容产生自激振荡，工作稳定。因此，选择集成运算放大器作为主要放大元件。其放大电路如下：将放大后后的正弦弦信号或或方波信信号整形形为能测测频的方方波信号号，可以以采用基基本RSS触发器器，555

13、5定时时器组成成的单稳稳态触发发器或由由运算放放大器构构成的过过零比较较器。前前两者在在触发输输出时有有一定的的延迟，而而且，对对触发器器初状态态控制有有一定要要求.后后者相对对前者，无无此限定定，更为为简单，选选择后者者为整形形电路主主要器件件。在电压比比较器的的输出端端接有一一稳压二二极管，可可对输出出电压幅幅度起到到限定作作用，使使输出电电压幅度度稳定在在+Uzz。稳压压管选择择2CWW54 稳定定电压UUz为55.56.55V。其其波形图图如下2) 时基脉冲冲电路及及锁存,清零控控制信号号电路标准时间间和逻辑辑控制信信号产生生有多种种方法。利利用石英英振荡器器产生高高频脉冲冲信号，通通

14、过分频频器的分分频可获获得不同同标准时时间门控控信号，实实现多单单位置换换功能，可可得到频频率测量量更高的的频率计计；利用用5555定时器器构成的的多谐振振荡器，能能够通过过改变充充放电的的时间来来改变脉脉冲输出出的占空空比。本本次设计计采用后后者。555定定时器是是一种功功能强大大的模拟拟数字混混合集成成电路，应用十分广泛,它由TTL集成定时电路和CMOS集成定时电路,这二者功能完全相同,不同之处是:TTL集成定时电路的驱动能力比CMOS集成定时电路大。555集成定时器内部逻辑电路和外引线排列如下：由5555构成的的多谐振振荡器a、 当k接11Hz端时时，发光光二级管管发光，以以示单位位。其

15、中中的参数数如下设设定：考虑到充充电和放放电时间间较长，取取C=1100uuF。根根据tpp11=0.77R1CC=1ss，tpp12=0.77RoCC=0.3s，可算算得：RR1=1142.86 K，RRo=44.2886 KK，其其输出波波形如下下由以上波波形图可可以得到到Q端的的信号可可作为锁锁存信号号Y,使使得显示示器的显显示不受受下一个个标准时时间1ss(或00.011s)的的计数影影响,锁锁存持续续时间11.3ss.由QQ端信号号与CPP通过一一与非门门可得清清零信号号Z,其其逻辑电电路图如如下:b、 当k接11kHzz端时，指指示1kkHz单单位的发发光二极极管发光光。其中中的参

16、数数如下设设定：根据tpp21=0.77 R22C=0.01ss，可算算得R22=1443。其输输出波形形如下将标准时时间信号号1s(或0.01ss)输入入JK触触发器的的CP端端，J和和K都接接高电位位，其输输出状态态为零。根根据JKK触发器器后沿触触发的特特性可得得如下：3) 闸门电路路要记录在在1s标标准时间间信号内内待测信信号的高高电平数数,而且且只能使使待测信信号在11s的高高电平时时有输出出,其它它均为低低电平,于是就就要控制制信号脉脉冲通过过闸门,以便于于控制计计数器的的输入脉脉冲.使使计数器器实现在在1s的的标准时时间信号号对被测测到的高高电平进进行准确确计数,在标准准准时间间

17、结束时时间门关关闭,计计数器不不在计数数.由此此可知,此闸门门可选择择一个与与非门对对被测信信号进行行控制,其波形形图如下下.选择择元器件件74LLS000与非门门集成芯芯片4) 计数器160为为可预置置的十进进制同步步计数器器,它的的清除端端是异步步的。当当清除端端/MRR为低电电平时,不管时时钟信号号CP状状态如何何,即可可完成清清零功能能。160的的预置是是同步的的。当置置入控制制器/PPE为低低电位时时,在上升升沿作用用下，输输出端0-QQ3与数数据输入入端P00-P33一致,对于554/7741660，当当CP由由低至高高跳变或或跳变前前,如果果计数控控制端CCEP、CCET为为高电

18、平平，则/PE应应避免由由低至高高电平的的跳变,而544/744LS1160无无此种限限制。 1160为为可预置置的十进进制同步步计数器器,共有有54/741160和和54/74LLS1660两种种线路结结构形式式,其主主要电特特性的典典型值如如下:型号FmaxxPDCT5441600/CTT74116032MHHz305mmwCT544LS1160/CT774LSS160032MHHz93mww160的的清除端端是异步步的。当当清除端端/MRR为低电电平时,在CPP上升沿沿作用下下,输出出Q0-Q3与与数据输输入端PP0-PP3一致致,对于于547741660，当当CP由由低至高高跳变或或跳

19、变前前,如果果计数控控制端CCEP、CCET为为高电平平,则/PE应应避免由由低至高高电平的的跳变,而544/744LS1160无无此种限限制。 1160的的计数是是同步的的,靠CCP同时时加在四四个触发发器上面面实现的的。当CCEP、CCET均均为高电电平时，在在CP上上升沿作作用下QQ0-QQ3同时时变化，从从而消除除了异步步计数器器中出现现的计数数尖峰。对对于544/7441600，只有有当CPP为高电电平时，CCEP、CCET才才允许由由高至低低电平的的跳变，而而54/74LLS1660的CCEP、CCET跳跳变与CCP无关关。160有有超值前前进位功功能，当当计数溢溢出时，进进位输出

20、出端(TTC)输输出一个个高电平平脉冲，其其宽度为为Q0的的高电平平部分。在不外加加门电路路的情况况下，可可级联成成N为同同步计数数器。对于544/744LS1160，在在CP出出现前，即即使CEEP、CCET、/MR发发生变化化，电路路的功能能也不受受影响。5）锁存存器74lss2733中文资资料:是是带有清清除端的的8D触触发器，只只有在清清除端保保持高电电平时，才才具有锁锁存功能能，锁存存控制端端为111脚CLLK，采采用上升升沿锁存存。 744LS2273是是一种带带清除功功能的88D触发发器， 1D8D为为数据输输入端，11Q88Q为数数据输出出端，正正脉冲触触发，低低电平清清除，常

21、常用作88位地址址锁存器器。 6）译码码器从计数器器所输出出的计数数形式为为四位二二进制，要要实现十十进制的的显示效效果，必必须将884211码转化化为一一一对应能能使七段段发光二二极管对对应发光光，实现现四位二二进制转转化为七七位二进进制。能能够实现现这一功功能的称称为译码码器译码器的的种类很很多，有有3/88线译码码器，22/4线线译码器器，4/16译译码器。为为了满十十进制的的显示需需要并设设计选用用二十进制制译码器器，此外外1s的的标准时时间通过过后必须须对显示示器数字字进行锁锁存，以以延长显显示时间间，方便便于读数数。在这这里选用用译码器器74LLS24474线七段译译码器/驱动器器

22、（BCCD输入入，OCC15VV）其说说明如下下输出端（aag）为为低电平平有效，可可直接驱驱动指示示灯或共共阳极LLED。当当要求输输入015VV时，消消隐输入入（/BBI）应应为高电电平或开开路，对对于输出出0时还还要求脉脉冲消隐隐输入（/BRII）为高高电平或或开路；当BII为低电电平时，不不管其它它输入端端状态如如何，aag均均为截止止态；当当/RBBI和地地址端（AAD）均均为低电电平，并并且灯测测试（/LT）为为高电平平，ag均为为截止态态，脉冲冲消隐输输出（/RBOO）为低低电平。当当BI为为高电平平开路时时，/LLT的低低电平可可使ag为低低电平。引出端符符号说明明：A、B、C

23、C、D 译码码地址输输入端/BI、/RBOO 消隐隐输入（低低电平有有效） 脉冲消消隐输出出（低电电平有效效）/LT 灯测测试输入入端（低低电平有有效）/RBII 脉冲冲消隐输输入端（低低电平有有效）ag 段输输出（低低电平有有效）7）显示示器单个LEED是由由7段发光光二极管管构成的的显示单单元，有10个引引脚，对对应于77个段、一一个小数数点和两两个公共共端。LLED数数码管结结构简单单，价格格便宜。下下图是八八段LEED数码码管的结结构和原原理图。八八段数码码管由八八只发光光二极管管组成，编编号是aa、b、c、d、e、f、g和ddp，分分别与同同名管脚脚相连。七七段LEED显示示管比八八

24、段LEED少一一只发光光二极管管SP，其其它与八八段LEED相同同，SPP显示段段用于显显示小数数点。本本次设计计中采用用的是共共阳极显显示器。8)报警警电路 由由JK触触发器和和发光二二极管构构成报警警装置，当当千位计计数器的的Q3端由1下下跳到00时，JJK触发发器后沿沿触发，QQ端为11，发光光二极管管导通发发光，以以此来显显示超过过了四位位显示器器的显示示上限999999Hz或或9999.9KKHz。其其电路图图如下：6收获与与体会,存在的的问题等等通过对本本次频率率计的设设计，使使我了解解到了许许多数字字电路设设计的知知识，以以及一些些电器元元件的功功能和使使用方法法。对数数字电路路

25、有了些些基本认认识，与与此同时时也感受受到数字字电路设设计的多多样性和和复杂性性，对电电路中元元器件选选择的好好与不好好直接影影响到整整个电路路的结构构复杂程程度和精精确程度度，特别别是对电电容和电电阻的选选择比较较困难。在在大量资资料中对对于数字字频率计计的设计计都用到到单片机机和石英英晶体产产生高频频时基信信号，有有的应用用程序自自动控制制逻辑电电路，极极大地提提高测量量范围。对对于大多多数元器器件的不不了解，使使我感受受到电子子技术方方面知识识的薄弱弱。本次设计计中采用用5555定时器器构成的的多谐振振荡器产产生时基基信号，利利用选择择电阻和和电容的的大小来来控制闸闸门时间间，但是是，电

26、阻阻和电容容并不是是那么容容易做到到非常精精确，在在选择中中可能难难以做到到时基信信号的准准确控制制，这将将影响到到频率计计的测量量精确度度。对于于测量前前的显零零和灭零零在本设设计中做做的不是是很好，没没能实现现电路结结构的简简单化。从总体上看，本设计中，数字的显示时间仅仅只有1.3s，很难在555定时器的基础上加大占空比。由于时间的短暂和个人对电子电工知识的初步应用，很难能够应用到单机片、ICM7216专用芯片等可提高频率计性能的高级硬件设备。7参考文文献华中科技技大学出出版社 山东科学学技术出出版社 电子工业业出版社社 高等教育育出版社社 8附件8)主要要元器件件LED数数码管4个74LSS2477(译码码器)4个74LSS2733(锁存存器)2个74LSS1600(计数数器)4个JK触发发器2个74LSS00(与非门门)1个555定定时器1个发光二极极管4个100uuf电容容1个动触开关关1个单刀双掷掷开关1个稳压二极极管(22CW554)1个运算放大大器(CCF7225)1个74LSS2477电气参参数:双极性5555定定时器的的相关参参数