直接数字频率合成器幻灯片.ppt

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1、直接数字频率合成器第1页，共47页，编辑于2022年，星期一比赛中用到的波形发生器波形是信息和能量的载体,它无处不在.历来的賽题中,绝大部分都直接和间接地与波形发生器有关.例如:1,要求制作一个信号源如第二届的”实用信号源的设计和制作”,第六届的”射频振荡器制作”,第五届的“波形发生器”等2,賽题中,需要用到信号源如数据采集,无线电接收,元件参数测试仪,频率计,频率特性测试仪等.DDS技术是一种先进的波形产生技术,已经在实际中获得广泛应用,在比赛中也应该优先考虑采用.第2页，共47页，编辑于2022年，星期一频率综合技术概述频率可变的振荡源通过改变R,L,C元件参数改变正弦振荡的频率通过改变充

2、放电电流改变振荡频率改变R改变L改变C改变电流压控振荡器VCO用斜波扫描电压(流)控制产生扫频振荡器用于频率稳定度和精度仪器不高的场合频率合成技术间接合成法-锁相环PLL直接模拟合成法(早期的直接合成法)-通过模拟电路实现多级的连续混混频频分频分频,获得很小的频率步进,电路复杂,不易集成直接数字合成法-DDS第3页，共47页，编辑于2022年，星期一VCO-用电压用电压(流流)控制振荡频率控制振荡频率改变改变R改变改变L改变改变C改变电流改变电流第4页，共47页，编辑于2022年，星期一频率综合技术概述频率综合技术概述开环VCO的频率稳定度和频率精度较低PLL使输出频率的稳定度和精度,接近参考

3、振荡源(通常用晶振)PLL框图如下框图如下:第5页，共47页，编辑于2022年，星期一PLL的构成在反馈环路中插入频率运算功能在反馈环路中插入频率运算功能,即可即可改变改变PLLPLL的输出的输出频率频率.有三种频率运算方式有三种频率运算方式:倍频倍频 分频分频 混频混频分别进行频率的分别进行频率的 ,运算运算上述运算由模拟和数字电路混合实现上述运算由模拟和数字电路混合实现,由由数字鉴相器数字鉴相器,数字分频器数字分频器,压控振荡器压控振荡器和和模拟环路模拟环路滤波器滤波器组成组成.输出频率分别为参考频率的输出频率分别为参考频率的 N N倍倍,1/N,1/N,FFL L第6页，共47页，编辑于

4、2022年，星期一第7页，共47页，编辑于2022年，星期一PLL为了使输出频率有为了使输出频率有更高的分辨率更高的分辨率,常用到多环频常用到多环频率合成和小数分频等技术率合成和小数分频等技术.随着频率分辨率的提高随着频率分辨率的提高,PLL的锁定时间也越的锁定时间也越长长,频率变化越频率变化越慢慢.第8页，共47页，编辑于2022年，星期一DDS1971年,由J.Tierney和C.M.Tader等人在“ADigitalFrequencySynthesizer”一文中首次提出了DDS的概念,DDS或DDFS是DirectDigitalFrequencySynthesis的简称通常将此视为通常

5、将此视为第三代第三代频率合成技术频率合成技术.它突破了前两种频率合成法的原理它突破了前两种频率合成法的原理,从从”相位相位”的概念出发进行的概念出发进行频率合成频率合成.这种方法不仅可以产生不同频率的正弦波这种方法不仅可以产生不同频率的正弦波,而且可以控制波形的而且可以控制波形的初始相位初始相位.还可以用还可以用DDSDDS方法产生方法产生任意波形任意波形(AWG)(AWG)第9页，共47页，编辑于2022年，星期一DDS原理工作过程为:1,将存于数表中的数字波形,经数模转换器D/A,形成模拟量波形.2,两种方法可以改变输出信号的频率:(1),改变查表寻址的时钟CLOCK的频率频率,可以改变输

6、出波形的频率.(2),改变寻址的步长步长来改变输出信号的频率.DDS即采用此法.步长即为对数字波形查表的相位增量.由累加器对相位增量进行累加,累加器的值作为查表地址.3,D/A输出的阶梯形波形,经低通(带通)滤波滤波,成为质量符合需要的模拟波形模拟波形.第10页，共47页，编辑于2022年，星期一累加器的工作示意图第11页，共47页，编辑于2022年，星期一第12页，共47页，编辑于2022年，星期一设相位累加器的位宽为2N,Sin表的大小为2p,累加器的高P位用于寻址Sin表.时钟Clock的频率为fc,若累加器按步进为1地累加直至溢出一遍的频率为若以M点为步长,产生的信号频率为M称为频率控

7、制字第13页，共47页，编辑于2022年，星期一该DDS系统的核心是相位累加器，它由一个加法器和一个位相位寄存器组成，每来一个时钟，相位寄存器以步长增加，相位寄存器的输出与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0360o范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动DAC，输出模拟量。相位寄存器每经过2N/M个fc时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。输出正弦波周期为频率为频率控制字与输出信号频率和参考时钟频率之间的关系为：其中N是相位累加

8、器的字长。频率控制字与输出信号频率成正比。由取样定理，所产生的信号频率不能超过时钟频率的一半，在实际运用中，为了保证信号的输出质量，输出频率不要高于时钟频率的33%,以避免混叠或谐波落入有用输出频带内。在图中，相位累加器输出位并不全部加到查询表，而要截断。相位截断减小了查询表长度，但并不影响频率分辨率，对最终输出仅增加一个很小的相位噪声。DAC分辨率一般比查询表长度小24位。第14页，共47页，编辑于2022年，星期一通常用频率增量来表示频率合成器的分辨率，DDS的最小分辨率为这个增量也就是最低的合成频率。最高的合成频率受奈奎斯特抽样定理的限制，所以有与PLL不同,DDS的输出频率可以瞬时地改

9、变,即可以实现跳频，这是DDS的一个突出优点，用于扫频测量和数字通讯中，十分方便。第15页，共47页，编辑于2022年，星期一DDS 这种技术的实现依赖于高速数字电路的产生，目前，这种技术的实现依赖于高速数字电路的产生，目前，其工作其工作速度主要受速度主要受D/A变换器的限制。变换器的限制。利用正弦信号的利用正弦信号的相位与时间呈线性关系的特性，通过查表的方式得到信相位与时间呈线性关系的特性，通过查表的方式得到信号的瞬时幅值，从而实现频率合成。号的瞬时幅值，从而实现频率合成。DDS具有超宽的相对宽带，超高的捷变速率，超细具有超宽的相对宽带，超高的捷变速率，超细的分辨率以及相位的连续性，可编程全

10、数字化，以及可的分辨率以及相位的连续性，可编程全数字化，以及可方便实现各种调制等优越性能。方便实现各种调制等优越性能。但存在但存在杂散大杂散大的缺点，限于数字电路的工作速度的缺点，限于数字电路的工作速度,DDS的频率上限目前还只能达到的频率上限目前还只能达到数百兆数百兆,限制了在某些限制了在某些领域的应用领域的应用。第16页，共47页，编辑于2022年，星期一AD9830芯片特性芯片特性+5V电压供电50MHz频率片内正弦查询表片内10位数模转换器并行数据接口掉电功能选择250mW功耗48引脚薄方扁封装（TQFP）第17页，共47页，编辑于2022年，星期一DDS的信号质量分析的信号质量分析取

11、样系统信号的频谱镜像频率分量为镜像频率分量为60dB，而其他各种杂散分量，而其他各种杂散分量分布在很宽的频带上，其幅值远小于镜像频率分量。分布在很宽的频带上，其幅值远小于镜像频率分量。D/A之后用的低通滤波器可用来滤去镜像频率分量，之后用的低通滤波器可用来滤去镜像频率分量，谐波分量和带外杂散分量。第一个镜像频率分量谐波分量和带外杂散分量。第一个镜像频率分量最靠近信号频率，且幅度最大，实际应用时，最靠近信号频率，且幅度最大，实际应用时，应尽量提高采样时钟频率，使该分量远离低通应尽量提高采样时钟频率，使该分量远离低通滤波器的带宽滤波器的带宽,以减少低通滤波器的制作难度。以减少低通滤波器的制作难度。

12、第18页，共47页，编辑于2022年，星期一第19页，共47页，编辑于2022年，星期一第20页，共47页，编辑于2022年，星期一DDS的信号质量分析的信号质量分析DDS信号源的性能指标：1,频率稳定度频率稳定度，等同于其时鈡信号的稳定度。2,频率的值的精度频率的值的精度，决定于DDS的相位分辨率。即由DDS的相位累加器的字宽和ROM函数表决定。本题要求频率按10Hz步进，频率值的误差应远小于10Hz。DDS可达到很高的频率分辨率。3,失真与杂波失真与杂波：可用输出频率的正弦波能量与其他各种频率成分的比值来描述。失真与杂波的成分可分为以下几个部分：，采样信号的镜像频率分量，采样信号的镜像频率

13、分量。DDS信号是由正弦波的离散采样值的数字量经D/A转换为阶梯形的模拟波形的，当时钟频率为，输出正弦波的频率为时，存在着以采样频率为折叠频率的一系列镜像频率分量，这些镜像频率值为n它们的幅度沿Sin(x)/x包络滚降。其输出信号的频谱如图6。19所示。D/A的字宽决定了它的分辨率，它所决定的杂散噪声分量的字宽决定了它的分辨率，它所决定的杂散噪声分量，满量程时，对信号的信噪比影响可表示为S/D+N=6.02B+1.76dB其中B为D/A的字宽，对于10位的D/A，信噪比可达到60dB以上。增加D/A的位数，可以减少波形的幅值离散噪声。另外，采用过采样技术，即大幅度增加每个周期中的样点数（提高时

14、钟频率），也可以降低该类噪声。过采样方法使量化噪声的能量分散到更宽的频带，因而提高了信号频带内的信噪比。相位累加器截断造成的杂波相位累加器截断造成的杂波。这是由正弦波的ROM表样点数有限而造成的。通过提高时钟频率或采用插值的方法增加每个周期中的点数（过采样），可以减少这些杂波分量。D/A转换器的各种非线性误差形成的杂散频率分量转换器的各种非线性误差形成的杂散频率分量，其中包括谐波频率分量，它们在N频率处。这些杂波分量的幅度较小。，其他杂散分量，包括时钟泄漏，时钟相位噪声的影响，其他杂散分量，包括时钟泄漏，时钟相位噪声的影响等。D/A后面的低通滤波器可以滤去镜像频率分量和谐波分量，可以滤去带外的

15、高频杂散分量，但是，无法滤去落在低通带内的杂散分量。第21页，共47页，编辑于2022年，星期一DDS的信号质量分析的信号质量分析最高电压杂散信号fspur出现在频谱f=fc-f0时，它限制着输出频率范围的上限。最大杂散信号边带与信号功率之比为满量程时，对信号的信噪比影响可表示为第22页，共47页，编辑于2022年，星期一其中最主要的是相位截断误差带来的噪声其中最主要的是相位截断误差带来的噪声三个噪声,都是加性噪声第23页，共47页，编辑于2022年，星期一DDS的优点与不足（1）输出频率相对带宽较宽输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制

16、，实际的输出频率带宽仍能达到40%fs。（2）频率转换时间短DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。（3）频率分辨率极高若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于

17、1mHz甚至更小。（4）相位变化连续改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。（5）输出波形的灵活性只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。优点第24页，共47页，编辑于2022年，星期一（6

18、）其他优点由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。第25页，共47页，编辑于2022年，星期一DDS也有局限性，主要表现在：（1）输出频带范围有限由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS工习片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。（2）输出杂散大由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量

19、化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。第26页，共47页，编辑于2022年，星期一目前DDS芯片的生产公司Qualcomm公司单片电路。Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的时钟频率为130MHz，分辨率为0.03Hz，杂散控制为-76dBc，变频时间为0.1s;ScitegADS-431,1.6GHz,分辨率1Hz,杂散-45dB,可正交输出StanfordMicroLinear公司第27页，共47页，编辑于2022年，星期一MicroLinear公司电压事业部生产的几种低频DDS产品ML2035特性：（1）输出频率为直流

20、到25kHz，在时钟输入为12.352MHz野外频率分辨率可达到1.5Hz（-0.75+0.75Hz），输出正弦波信号的峰-峰值为Vcc；（2）高度集成化，无需或仅需极少的外接元件支持，自带312MHz晶体振荡电路；（3）兼容的3线SPI串行输入口，带双缓冲，能方便地配合单片机使用；（4）增益误差和总谐波失真很低。ML2035生成的频率较低（025kHz），一般应用于一些需产生的频率为工频和音频的场合。如用2片ML2035产生多频互控信号，并与AMS3104（多频接收芯片）或ML2031/2032（音频检波器）配合，制作通信系统中的收发电路等。ML2037是新一代低频正弦波DDS单片电路，生成

21、的最高频可达500kHz。第28页，共47页，编辑于2022年，星期一AD公司的产品第29页，共47页，编辑于2022年，星期一型 号最大工作(MHz)工作电压（V）最大功耗（mw)备 注AD9832253.3/5120小型封装，串行输入，内置D/A转换器。AD9831253.3/5120低电压，经济，内置D/A转换器。AD9833252.55.52010个管脚的uSOIC封装。AD9834502.55.52520个管脚的TSSOP封装并内置比较器。AD9835505200经济，小型封装，串行输入，内置D/A转换器。AD9830505300经济，并行输入，内置D/A转换器。AD98501253

22、.3/5480内置比较器和D/A转换器。AD98531653.3/51150可编程数字QPSK/16-QAM调制器。AD98511803/3.3/550内置比较器、D/A转换器和时钟6倍频器。AD98523003.31200内置12位的D/A转换器、高速比较器、线性调频和可编程参考时钟倍频器。AD98543003.31200内置12位两路正交D/A转换器、高速比较器和可编程参考时钟倍频器。AD985810003.32000内置10位的D/A转换器、150MHz相频检测器、充电汞和2GHz混频器。第30页，共47页，编辑于2022年，星期一AD公司的产品AD9859400MSPS10-BitDA

23、C1.8VCMOSDirectDigitalSynthesizerAD9951400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerAD9952400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwithHighSpeedComparatorAD9953400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAMAD9954400MSPS14-BitDAC1.8VCMOSDirectDigitalSynthesizerwith1024x32RAM

24、,LinearSweepBlock,AndHighSpeedComparator第31页，共47页，编辑于2022年，星期一实现实现DDS的几种技术方案的几种技术方案1,采用高性能DDS单片电路的解决方案2,采用分立IC电路系统实现,一般有CPU,RAM,ROM,D/A,CPLD,模拟滤波器等组成3,CPLD,FPGA实现第32页，共47页，编辑于2022年，星期一第33页，共47页，编辑于2022年，星期一滤波器的设计的讨论滤波器的设计的讨论采用低通还是带通?要不要采用跟踪滤波?第34页，共47页，编辑于2022年，星期一用Max+plusII设计DDS系统数字部分最简单的方法是采用原理图输

25、入。相位累加器调用lmp_add_sub加减法器模拟，相位累加器的好坏将直接影响到整个系统的速度，采用流水线技术能大幅度地提升速度。波形存储器（ROM）通过调用lpm_rom元件实现，其LPM_FILE的值*.mif是一个存放波形幅值的文件。波形存储器设计主要考虑的问题是其容量的大小，利用波形幅值的奇、偶对称特性，可以节省3/4的资源，这是非常可观的。为了进一步优化速度的设计，可以选择菜单Assign|GlobanProjectLogicSynthesis的选项Optimize10（速度），并设定GlobalProjectLogicSynthesisStyle为FAST，经寄存器性能分析最高频

26、率达到100MHz以上。用FPGA实现的DDS能工用在如此之高的频率主要依赖于FPGA先进的结构特点。第35页，共47页，编辑于2022年，星期一DDS参考设计采用QuartusII是Altera近几年来推出的新一代可编程逻辑器件Quicklogic提供部分源文件是Quicklogic专用文件第36页，共47页，编辑于2022年，星期一第37页，共47页，编辑于2022年，星期一采用采用FPGA设计成的设计成的DDS数控振荡器数控振荡器NCO(输出为数字波形输出为数字波形,须外加须外加D/A)第38页，共47页，编辑于2022年，星期一第39页，共47页，编辑于2022年，星期一Verilog

27、设计的代码文件和其他文件第40页，共47页，编辑于2022年，星期一includeromtab.vincludeclaadd8s.vincludeloadfw.vincludeloadpw.vincludesinlup.vincludephasea.vincludephasemod.vincludepngen.v/*ProjectName:DDS*Author:DanielJ.Morelli*CreationDate:03/04/9621:51:00*VersionNumber:1.0*RevisionHistory:*DateInitialsModification*Description:

28、*ThisisthetopleveloftheDirectDigitalSynthesizer*/moduledds(RESETN,/globalresetPNCLK,/PNgeneratorclockSYSCLK,/systemclockFREQWORD,/inputfrequencywordfromexternalpinsFWWRN,/lowassertedfrequencywordwritestrobePHASEWORD,/inputphasewordfromexternalpinsPWWRN,/lowassertedfrequencywordwritestrobeIDATA,/Iaxi

29、sdataQDATA,/QaxisdataCOS,/digitalcosoutputSIN,/digitalsinoutputMCOS,/modulateddigitalcosoutputMSIN,/modulateddigitalsinoutputDACCLK,/DACclocktosignalwhentoloadDDSsinvalueDACOUT);/DACoutputofsinwave/PorttypesinputSYSCLK,PNCLK,RESETN,FWWRN,PWWRN;input31:0FREQWORD;input7:0PHASEWORD;outputDACCLK,COS,SIN

30、,MCOS,MSIN,IDATA,QDATA;output7:0DACOUT;wire31:0syncfreq;/synchronousfrequencywordwire7:0syncphswd;/synchronousphasewordwire7:0phase;/phaseoutputfromphaseaccumulatorwire7:0modphase;/modulatedphasevalueafterphasemodblock/designarchitectureassignDACCLK=SYSCLK;/-/thismoduleisnotpartoftheNCO/thismoduleis

31、usedtogeneraterandomdata/tomodulatetheNCOoutput/-pngenU_pngen(RESETN,/globalresetPNCLK,/PNgeneratorclockIDATA,/IaxisdataQDATA);/Qaxisdata/-loadfwU_loadfw(RESETN,/globalresetSYSCLK,/systemclockFREQWORD,/inputfrequencywordfromexternalpinsFWWRN,/lowassertedfrequencywordwritestrobesyncfreq);/synchronous

32、frequencywordloadpwU_loadpw(RESETN,/globalresetSYSCLK,/systemclockPHASEWORD,/inputphasewordfromexternalpinsPWWRN,/lowassertedfrequencywordwritestrobesyncphswd);/synchronousphasewordphaseaU_phasea(SYSCLK,/systemclockinputRESETN,/globalresetsyncfreq,/synchronousfrequencywordCOS,/digitalcosoutputSIN,/d

33、igitalsinoutputphase);/8bitquantizedphaseoutputphasemodU_phasemod(SYSCLK,/systemclockinputRESETN,/globalresetsyncphswd,/synchronousphasewordphase,/8bitquantizedphasevalueMCOS,/modulateddigitalcosoutputMSIN,/modulateddigitalsinoutputmodphase);/modulatedphaseoutputsinlupU_sinlup(SYSCLK,/systemclockinp

34、utRESETN,/globalresetmodphase,/modulatedphaseoutputDACOUT);/DACoutputofsinwaveendmodule第41页，共47页，编辑于2022年，星期一关于DDS集成电路芯片高速实时信号生成目前高速实时信号生成的热点问题是直接数字信号生成（DDS），其基本结构可以分为相位累加型DDS和数据存储型DDS。(1)数据存储型DDS这种DDS芯片把要产生的信号波形存储于数据存储器，之后以一定的时钟速率将数据读出后送DAC芯片，经低通滤波产生所需的信号波形。其最大的优点是信号产生灵活，可以产生任意波形。问题是波形时间长度受存储量限制。(2

35、)相位累加型DDS(如图4)这种DDS芯片采用相位累加器和正弦查找表的方法，可以通过数字控制生成正弦信号、线性调频信号、相位编码信号等多种信号形式，信号时间长度不受限制，因此是目前DDS芯片中的常用类型。其主要问题是只能产生某些特定类型的信号，不能产生任意要求的信号波形。(3)DDS主要性能指标描述DDS的主要性能指标包括：(a)时钟频率；(b)输出频率范围：一般为时钟频率的40%；(c)频率分辨率：取决于相位累加器位数、时钟频率；(d)输出杂散：来源于相位截断、幅度量化、DAC非线性；(e)输出相位噪声：来源于时钟不稳、相位截断、幅度量化、DAC非线性等等。(4)DDS主要优缺点分析DDS主

36、要优点包括：(a)频率分辨率极高：取决于相位累加器位数、时钟频率；(b)输出相对带宽大：0时钟频率的40%；(c)频率转换时间极短：可达ns量级；(d)频率捷变的相位连续性；(e)任意波形输出能力；(f)可实现数字调制性能。DDS主要缺点是：(a)工作频带限制：最高1GHz左右；(b)相位噪声大、杂散抑制差：来源于时钟不稳、相位截断、幅度量化、DAC非线性等等。(5)DDS当前水平及应用(a)DDS当前水平(如表2)：(b)DDS应用：通信、雷达、GPS(全球定位系统)、蜂窝基站、图像处理、HDTV等等。第42页，共47页，编辑于2022年，星期一-波形发生器-阻抗测量-传感器激励-数字调制解

37、调-测试和测量设备-时钟恢复-可编程时钟发生器-液体和气体流量测量-传感应用-医用设备-混合光纤同轴电缆（HFC）数据、电话和视频调制-雷达和扫描系统的线性调频（FM）源DDS作为一种先进的信号产生技术已经广泛应用于各个方面.信号源仪器,测量分析仪器,通讯,数字信号处理,工业控制,软件无线电等-跳频、本地振荡（LO）频率合成-民用和业余爱好者用的射频(RF)激励信号源-无线和卫星通信-蜂窝基站跳频合成器-宽带通信-VHF/UHF-LO频率合成-调谐电路-军用雷达-汽车雷达-SONET/SDH时钟合成-声光器件驱动器-PSK/FSK/斜坡FSK调制第43页，共47页，编辑于2022年，星期一DD

38、S+PLL获得更高的频率第44页，共47页，编辑于2022年，星期一尽管PLL合成环路能提供上变频和可编程能力,但它存在两个缺点:1,频率分辨率低2,由于基准频率倍频造成的相位噪声增加solution:AD9858 带有模拟混频器的带有模拟混频器的DDS.传统的N分频,N是整数,精细的频率分辨率要求N很大,环路带宽很窄,导致频率切换慢喝建立时间长.提高分辨率通过在反馈路径中放置一个DDS,作为分频器,形成小数分频,DDS输出的频率范围可从DC到1/2基准时钟.共有=4,294,967,296个分频系数,对1GHz的基准时钟,AD9858的频率分辨率为0.23283Hz.相位噪声传统的PLL,基

39、准频率的相位噪声在环路带宽内按20的比例增加.,这对于N分频的倍频工作方式或对于上述的小数分频方式,都存在这个问题.但是,有一种方法可以避免这种相位噪声增加,那就是将基准频率”转换”为所需要的输出频率.如果在要求的载波频率范围内存在一个稳定的基准频率,可以用一个RF混频器将输出信号从载波频率下变频到所需要的范围.AD9858含有一个吉尔伯特单元(GilbertCell)结构的RF混频器以完成这种转换.通过减去载波频率,可以将输出频率锁定到一个由DDS提供的基准频率.由于输出信号的动态部分和由DDS提供的基准频率之间的比较是一个频率增益为1的PLL环路中完成的,因而不会增加转换环路输出的相位噪声.第45页，共47页，编辑于2022年，星期一任意波形发生器任意波形发生器AWGAWG将所需波形存于RAM中精心设计滤波器第46页，共47页，编辑于2022年，星期一下一讲内容预告频率特性测试频率特性测试DDSDDS在矢量网络分析中的应用在矢量网络分析中的应用第47页，共47页，编辑于2022年，星期一