第3章数字电子系统的设计PPT讲稿.ppt

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1、第3章数字电子系统的设计第1页，共75页，编辑于2022年，星期二3.1 3.1 数字系统概述数字系统概述 定义：定义：数字电路系统数字电路系统简称数字系统。含有控制电路（或简称数字系统。含有控制电路（或称控制器）和受控电路（或称数据处理器）的数字电称控制器）和受控电路（或称数据处理器）的数字电路成为数字系统。路成为数字系统。数字系统分类：数字系统分类：1 1）同步数字系统）同步数字系统 2 2）异步数字系统）异步数字系统 第2页，共75页，编辑于2022年，星期二数字系统和数字器件数字系统和数字器件数字电子系统：简称为数字系统。是可以完成某种（或多种）特定的、功能不单一的一种电子系统。数字器

2、件：即数字IC芯片。是构成数字系统的基本部件，是数字系统的“元素”或“细胞”。一个数字电子设备，小到一个数字电子钟，大到一台数控车床或超级计算机，都是一个“数字电子系统”。第3页，共75页，编辑于2022年，星期二数字系统与数字器件的主要区别数字系统与数字器件的主要区别数字系统一般应包含某种控制器及受控单元，且功能不单一。例如：一个大规模集成的数字存储器，一般被认为是一个数字器件而非一个数字系统。而一个数字电子钟，芯片集成度并不一定很高，但它却是一个数字系统。不仅包含有受控单元（如计数器），也有控制器（如分频控制电路、校时、预置电路等）。并不仅仅只看系统是否相当复杂及芯片集成度的高低。o声音处

3、理系统第4页，共75页，编辑于2022年，星期二数字器件数字器件单片机控制的数字芯片单片机控制的数字芯片第5页，共75页，编辑于2022年，星期二数字系统模型数字系统模型数字系统模型如图：数字系统模型如图：第6页，共75页，编辑于2022年，星期二数字系统模型数字系统模型各种信号要注意与系统时钟同步各种信号要注意与系统时钟同步所有的输入输出信号分为两种：所有的输入输出信号分为两种：1 1）与控制器有关）与控制器有关的信号；的信号；2 2）与受控器有关的信号）与受控器有关的信号（1 1）控制器（控制电路）控制器（控制电路）：由记录当前逻辑状态的时：由记录当前逻辑状态的时序电路和进行逻辑运算的组合

4、电路组成。序电路和进行逻辑运算的组合电路组成。（2 2）受控器（数字处理器）受控器（数字处理器）：由一些组合电路和时序：由一些组合电路和时序电路组成。电路组成。第7页，共75页，编辑于2022年，星期二数字系统设计特点数字系统设计特点 逻辑设计为主，电参数设计为辅。逻辑设计为主，电参数设计为辅。状态量少，信号传输通道多。状态量少，信号传输通道多。数字系统有规范的设计方法。数字系统有规范的设计方法。子系统的设计与器件的发展密切相关子系统的设计与器件的发展密切相关。第8页，共75页，编辑于2022年，星期二数字集成电路（器件）数字集成电路（器件）数字电路数字电路：对数字信号进行对数字信号进行算术算

5、术运算和运算和逻辑逻辑运算的电路。运算的电路。数数字字集集成成电电路路：在在一一块块半半导导体体基基片片上上，把把众众多多的的数数字字电电路路基基本本单单元元制制作作在在一一起起形形成成的数字电路的数字电路 。数字集成电路按集成度分数字集成电路按集成度分 每块包含基本元件数小小规模集成电路规模集成电路SSICSSIC，10 10 100 100个；个；中中规模集成电路规模集成电路MSICMSIC，100 100 1000 1000个；个；大大规模集成电路规模集成电路LSICLSIC，1000 1000 10000 10000个；个；超大超大规模集成电路规模集成电路VLSICVLSIC，1000

6、010000个以上。个以上。第9页，共75页，编辑于2022年，星期二数字集成器件的分类数字集成器件的分类按逻辑功能的特点分类：按逻辑功能的特点分类：（1 1）通用型：）通用型：具有很强的通用性，逻辑功能较简单，且固定不变。具有很强的通用性，逻辑功能较简单，且固定不变。（2 2）专专用用型型：即即专专用用集集成成电电路路ASICASIC（Application Application Specific Specific Integrated Integrated CircuitCircuit），为为某某种种专专门门用用途途而而设设计计的的集集成成电电路。路。o数字系统发展与数字系统发展与数字器

7、件数字器件和和集成技术集成技术的发展息息相关。的发展息息相关。摩尔定律（Moores law）：每18个月，芯片集成度提高1倍，功耗下降一半。第10页，共75页，编辑于2022年，星期二集成芯片（集成芯片（ICIC）最具有代表性的最具有代表性的ICIC芯片：芯片：n微控制芯片（MCU，Micro Control Unit）n可编程逻辑器件（PLD，Programmable Logic Device）n数字信号处理器（DSP，Digital Signal Processor）n大规模存储芯片（RAM/ROM，Random Access Memory/Read Only Memory）n光电集成芯

8、片（OEIC，Optical Electronic IC）这些器件构成了现代数字系统的基石这些器件构成了现代数字系统的基石,数字电路设计方法向数字电路设计方法向软件化软件化和和自动化自动化方向发展。方向发展。第11页，共75页，编辑于2022年，星期二数字系统设计步骤数字系统设计步骤 第12页，共75页，编辑于2022年，星期二数字系统设计步骤数字系统设计步骤1 1）分析确定系统功能）分析确定系统功能 明确系统的任务，达到的技术性能、精度指标、输入输出关系、明确系统的任务，达到的技术性能、精度指标、输入输出关系、应用环境等等应用环境等等2 2）确定系统方案）确定系统方案 关键逻辑电路，指标验证

9、关键逻辑电路，指标验证 3 3）设计系统框图）设计系统框图 先总体后部分先总体后部分第13页，共75页，编辑于2022年，星期二数字系统设计步骤数字系统设计步骤 4 4）逻辑功能划分）逻辑功能划分分为信息处理和控制电路两部分分为信息处理和控制电路两部分5 5）信息处理电路的设计）信息处理电路的设计根据信息处理电路的功能将其分为若干功能模块，画根据信息处理电路的功能将其分为若干功能模块，画出框图。出框图。6 6）控制电路设计）控制电路设计 常用控制电路：常用控制电路：移位型控制器、计数型控制器、移位型控制器、计数型控制器、微处理器微处理器第14页，共75页，编辑于2022年，星期二数字系统设计步

10、骤数字系统设计步骤7 7）系统电路的综合与优化（具体设计）系统电路的综合与优化（具体设计）注意问题：注意问题：以信息流通路径为主线和电路简化以信息流通路径为主线和电路简化 器件间或电路间的电平配合器件间或电路间的电平配合 空闲端处理空闲端处理CMOSCMOS门的并联应用门的并联应用 信号配合信号配合第15页，共75页，编辑于2022年，星期二数字系统设计步骤数字系统设计步骤 8 8）系统性能测试）系统性能测试 系统故障诊断与排除系统故障诊断与排除 系统功能测试系统功能测试 系统性能指标测试系统性能指标测试 9 9）撰写设计文件）撰写设计文件 系统详尽的软硬件资料系统详尽的软硬件资料 器件清单器

11、件清单 效能与性能测试结果效能与性能测试结果 使用说明书等使用说明书等第16页，共75页，编辑于2022年，星期二传统传统数字系统的设计数字系统的设计n基于电路板采用固定功能器件（通用型器件），通过设计电路板来实现系统功能写写出出真真值值表表或或状状态态表表推推出出逻逻辑辑表表达达式式化化简简逻逻辑辑电路图电路图用小规模逻辑器件来实现用小规模逻辑器件来实现特点特点特点特点n采用自下而上（Bottom Up）的设计方法n采用通用型逻辑器件n堆积方式n在系统硬件设计的后期进行仿真和调试 n主要设计文件是电路原理图 第17页，共75页，编辑于2022年，星期二现代现代数字系统的设计数字系统的设计基于

12、芯片PLD，利用EDA开发工具，通过芯片设计来实现系统功能。计算机计算机+EDA软件软件空白空白PLD+数字系统数字系统o通常采用自上而下（Top Down）的设计方法o采用可编程逻辑器件 o在系统硬件设计的早期进行仿真o主要设计文件是用硬件描述语言编写的源程序o降低了硬件电路设计难度特点特点特点特点自行定义器件内部的逻辑和引脚写出真值表或状态表 EDA开发工具自动进行逻辑综合 模拟仿真编程下载到PLD中第18页，共75页，编辑于2022年，星期二数字系统的两种设计方法比较数字系统的两种设计方法比较特特 点点传统方法传统方法现代方法现代方法采用器件通用型器件通用型器件PLDPLD设计对象电路板

13、电路板芯片芯片设计方法自下而上自下而上自上而下自上而下仿真时期系统硬件设计后期系统硬件设计后期系统硬件设计早期系统硬件设计早期主要设计文件电路原理图电路原理图HDLHDL语言编写的程序语言编写的程序第19页，共75页，编辑于2022年，星期二数字系统的设计1.1.自上而下的设计（自上而下的设计（Top DownTop Down）占据主导地位 辅助的设计手段 功能模块划分子模块设计系统级设计系统级设计功能级描述功能级描述功能仿真功能仿真门级描述门级描述时序仿真时序仿真若仿若仿真未真未通过，通过，则需则需修改修改设计设计！2.2.自下而上的设计（自下而上的设计（Bottom UpBottom Up

14、）o设计基本单元设计基本单元构成子模块构成子模块子系统子系统系统系统第20页，共75页，编辑于2022年，星期二抗干扰措施抗干扰措施 干扰源及其对系统的耦合方式 (1)近场电磁感应干扰 (2)远场电磁辐射干扰 (3)供电线路馈入的干扰 (4)数字集成电路内部尖峰电流的干扰第21页，共75页，编辑于2022年，星期二(5)信号在场传输线上因阻抗不匹配引起反射而造成的干扰 (6)公共供电所引起的干扰第22页，共75页，编辑于2022年，星期二形成干扰的基本要素形成干扰的基本要素（1）干扰源，指产生干扰的元件、设备或信号，用数学语言描述如下：du/dt，di/dt大的地方就是干扰源。如：雷电、继电器

15、、可控硅、电机、高频时钟等都可能成为干扰源。（2）传播路径，指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传 播路径是通过导线的传导和空间的辐射。（3）敏感器件，指容易被干扰的对象。如：A/D、D/A变换器，单片机，数字IC，弱信号放大器等。第23页，共75页，编辑于2022年，星期二抗干扰设计的基本原则是：抑制干扰源，切断干扰传播路径，提高敏感器件的抗干扰性能 第24页，共75页，编辑于2022年，星期二抑制干扰源抑制干扰源 （1）继电器线圈增加续流二极管，增加二极管后继电器在单位时间内可动作更多的次数。（2）在继电器接点两端并接火花抑制电路（一般是RC串联电路，电阻一般选几K到几十K

16、，电容选0.01uF），减小电火花影响。（3）给电机加滤波电路，注意电容、电感引线要尽量短。（4）电路板上每个IC要并接一个0.01F0.1F高频电容。注意高频电容的布线，连线应靠近电源端并尽量粗短，否则，等于增大了电容的等效串联电阻，会影响滤波效果。（5）布线时避免90度折线，减少高频噪声发射。（6）可控硅两端并接RC抑制电路，减小可控硅产生的噪声。第25页，共75页，编辑于2022年，星期二切断干扰传播路径切断干扰传播路径 （1）充分考虑电源对控制器的影响。比如，可以利用磁珠和电容组成形滤波电路。（2）注意晶振布线。晶振与单片机引脚尽量靠近，用地线把时钟区隔离起来，晶振外壳接地并固定。（3

17、）电路板合理分区，如强、弱信号，数字、模拟信号。尽可能把干扰源（如电机，继电器）与敏感元件（如单片机）远离。（4）用地线把数字区与模拟区隔离，数字地与模拟地要分离，最后在一点接于电源地。（5）单片机和大功率器件的地线要单独接地，以减小相互干扰。大功率器件尽可能放在电路板边缘。第26页，共75页，编辑于2022年，星期二提高敏感器件的抗干扰性能提高敏感器件的抗干扰性能 （1）布线时尽量减少回路环的面积，以降低感应噪声。（2）布线时，电源线和地线要尽量粗。除减小压降外，更重要的是降低耦合噪声。（3）对于单片机闲置的I/O口，不要悬空，要接地或接电源。其它IC的闲置端在不改变系统逻辑的情况下接地或接

18、电源。（4）对单片机使用电源监控及看门狗电路。（5）在速度能满足要求的前提下，尽量降低单片机的晶振和选用低速数字电路。（6）IC器件尽量直接焊在电路板上，少用IC座。第27页，共75页，编辑于2022年，星期二常用抗干扰措施常用抗干扰措施(1)开关去抖第28页，共75页，编辑于2022年，星期二抗干扰措施 (2)利用LC低通滤波器抑制电源窜入干扰 (3)电磁屏蔽 (4)改善直流电源质量第29页，共75页，编辑于2022年，星期二抗干扰措施抗干扰措施 (5)(5)妥善地处理好接地妥善地处理好接地 (6)(6)抑制器件的尖峰电流抑制器件的尖峰电流 (7)(7)尽量采用尽量采用CMOSCMOS器件器

19、件 (8)(8)采用新型低功耗元器件采用新型低功耗元器件第30页，共75页，编辑于2022年，星期二3.2 3.2 可编程逻辑器件的数字系统设计方法可编程逻辑器件的数字系统设计方法 数字系统的设计过程数字系统的设计过程：系统级设计、电路级设：系统级设计、电路级设计、芯片级设计、电路板级设计。计、芯片级设计、电路板级设计。第31页，共75页，编辑于2022年，星期二数字系统设计基本方法：数字系统设计基本方法：自底向下设计法、自底向下设计法、自顶向下设计法、模块设计法等。自顶向下设计法、模块设计法等。顶顶是系统的功能，是系统的功能，向下向下表示将系统分割成表示将系统分割成若干功能模块。若干功能模块

20、。第32页，共75页，编辑于2022年，星期二PLDPLD按集成度分类按集成度分类第33页，共75页，编辑于2022年，星期二ALTERAALTERA 产品：产品：MAX3000/7000MAX3000/7000、FELX6K/10KFELX6K/10K、APEX2APEX2、CycloneCyclone、StratixStratix等。开发工等。开发工具具MAX+PLUS IIMAX+PLUS II。XILINXXILINX FPGA FPGA的发明者，产品：的发明者，产品：XC9500/4000XC9500/4000、SpartanSpartan、VertexVertex等系列，开发等系列

21、，开发软件为软件为ISEISE。全球。全球PLD/FPGAPLD/FPGA产品产品60%60%以上是由以上是由AlteraAltera和和XilinxXilinx提供的。提供的。Lattice Lattice LatticeLattice是是ISPISP（In-System ProgrammabilityIn-System Programmability）技术的发明者。）技术的发明者。ACTEL ACTEL 反熔丝（一次性烧写）反熔丝（一次性烧写）PLDPLD的领导者。由于反熔丝的领导者。由于反熔丝PLDPLD抗辐射、耐高低温、功抗辐射、耐高低温、功耗低、速度快，所以在军品和宇航级上有较大优势

22、。耗低、速度快，所以在军品和宇航级上有较大优势。ATMEL ATMEL 中小规模中小规模PLDPLD，有与，有与AlteraAltera和和XilinxXilinx兼容的芯片，多用在低端产品上。兼容的芯片，多用在低端产品上。PLDPLD的发展及现状的发展及现状第34页，共75页，编辑于2022年，星期二PLD的设计步骤第35页，共75页，编辑于2022年，星期二设计输入设计输入原理图输入原理图输入使用元件符号和连线等描述直观，设计大规模的数字系统时则显得繁琐HDLHDL语言输入语言输入逻辑描述功能强成为国际标准，便于移植波形输入波形输入根据系统信号的波形，得出产生这些波形的电路。原理图与原理图

23、与HDLHDL的联系与高级语言与汇编语言的关系类似的联系与高级语言与汇编语言的关系类似。第36页，共75页，编辑于2022年，星期二设计处理设计处理优化和综合优化和综合优化：简化逻辑，去除冗余项，减少设计所耗的资源综合：将模块化设计的多个文件合为一个网表映射映射把设计分为适合器件内部逻辑资源的逻辑块布局与布线布局与布线将分割的逻辑块放到器件内部逻辑资源的具体位置，并利用布线资源完成各功能块之间的连接生成编程文件生成编程文件生成器件编程使用的数据文件第37页，共75页，编辑于2022年，星期二模拟仿真模拟仿真功能仿真功能仿真不考虑信号传输和器件的延时，信号的逻辑关系。时序仿真时序仿真考虑信号传输

24、和器件的延时，得到信号的真实时序逻辑关系（波形）。在线验证在线验证使器件在线运行，测试结果是否正确。第38页，共75页，编辑于2022年，星期二在系统编程技术在系统编程技术ISPISPIn System ProgramIn System Program 第39页，共75页，编辑于2022年，星期二典型典型PLDPLD电路板电路板第40页，共75页，编辑于2022年，星期二组合逻辑电路的设计组合逻辑电路的设计o数字系统的基本电路分为数字系统的基本电路分为：组合逻辑电路和时序逻辑电路。o组合逻辑电路的特点：组合逻辑电路的特点：任意时刻的输出只取决于该时刻的输入、与电路原来的状态无关。o常用的组合逻

25、辑电路有：常用的组合逻辑电路有：译码器、编码器、数据选择器、加法器、减法器、比较器第41页，共75页，编辑于2022年，星期二组合逻辑电路的特点组合逻辑电路的特点当某一时刻同时有一个以上的信号发生变化时容易产生毛刺第42页，共75页，编辑于2022年，星期二组合逻辑电路的设计 用用VHDLVHDL设计组合逻辑电路设计组合逻辑电路 1 1）8 8线线-3-3线优先编码器线优先编码器第43页，共75页，编辑于2022年，星期二组合逻辑电路的设计组合逻辑电路的设计用用VHDLVHDL进行设计的源文件进行设计的源文件：LIBRARY IEEELIBRARY IEEE；USE IEEE STD_LOGI

26、C_1164.ALL;USE IEEE STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY coder8_3 IS ENTITY coder8_3 IS PORT(A:PORT(A:IN STD_LOGIC_VECTOR(7DOWNTO 0);IN STD_LOGIC_VECTOR(7DOWNTO 0);EN:EN:IN STD_LOGIC;IN STD

27、_LOGIC;Y:Y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)OUT STD_LOGIC_VECTOR(2 DOWNTO 0););END coder8_3;END coder8_3;ARCHITECTURE behave OF coder8_3 IS ARCHITECTURE behave OF coder8_3 IS第44页，共75页，编辑于2022年，星期二组合逻辑电路的设计组合逻辑电路的设计 BEGIN PROCESS(EN,A)BEGIN IF EN=1 THEN Y=“111”;ELSE A=“11111111”THEN Y=“111”;ELSE A(7)=

28、0 THEN Y“000”;ELSE A(6)=0 THEN Y“001”;ELSE A(5)=0 THEN Y“010”;ELSE A(4)=0 THEN Y“011”;ELSE A(3)=0 THEN Y“100”;ELSE A(2)=0 THEN Y“101”;ELSE A(1)=0 THEN Y“110”;ELSE A(0)=0 THEN Y“111”;END IF;END PROCESS;END behave;第45页，共75页，编辑于2022年，星期二组合逻辑电路的设计组合逻辑电路的设计2)BCD/2)BCD/七段显示译码器七段显示译码器 LIBRARY IEEE;USE IEEE

29、.STD_LOGIC_1164.ALL;ENTITY BCD7 IS PORT(BCD:IN STD_LOGIC_VECTOR(3 DOWNTO 0);EN:IN STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)END BCD7;ARCHITECTURE behave OF BCD7 IS SIGNAL SEL:STD_LOGIC_VECTOR(4 DOWNTO 0);abcdefg第46页，共75页，编辑于2022年，星期二组合逻辑电路的设计 BEGIN BEGIN SEL(4)=BCD(3);SEL(4)=BCD(3);SEL(3)=BCD(2)

30、;SEL(3)=BCD(2);SEL(2)=BCD(1);SEL(2)=BCD(1);SEL(1)=BCD(0);SEL(1)=BCD(0);SEL(0)=EN;SEL(0)=LED=“11111101111110”WHEN WHEN ”0000000000”,“01100000110000”WHEN WHEN ”0001000010”,“11011011101101”WHEN WHEN ”0010000100”,“11110011111001”WHEN WHEN ”0011000110”,“01100110110011”WHEN WHEN ”0100001000”,“101101110110

31、11”WHEN WHEN ”0101001010”,“10111111011111”WHEN WHEN ”0110001100”,“11100001110000”WHEN WHEN ”0111001110”,“11111111111111”WHEN WHEN ”1000010000”,“11110111111011”WHEN WHEN ”1001010010”,“00000000000000”WHEN OTHERS,WHEN OTHERS,END behave;END behave;第47页，共75页，编辑于2022年，星期二实例（实例（245）library IEEE;library IEE

32、E;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity sn245 isentity sn245 is Port(Port(adata adata:in std_logic_vector(7 downto 0);:in std_logic_vector(7 downto 0);oe

33、oe:in std_logic;:in std_logic;ydataydata:out std_logic_vector(7 downto 0):out std_logic_vector(7 downto 0););end sn245;end sn245;architecture Behavioral of sn245 isarchitecture Behavioral of sn245 isbeginbegin ydata=adata ydata Z);else(others=Z);end Behavioral;end Behavioral;第48页，共75页，编辑于2022年，星期二时序

34、逻辑电路设计时序逻辑电路设计特点：特点：电路任一时刻的输出信号不仅取决于当电路任一时刻的输出信号不仅取决于当时的输入信号，还取决于电路原来的状态，时的输入信号，还取决于电路原来的状态，即电路有存储记忆功能。即电路有存储记忆功能。一般是由一般是由CLKCLK触发的电路。触发的电路。第49页，共75页，编辑于2022年，星期二触发器触发器(1)(1)process(clk,clr,set)process(clk,clr,set)beginbeginif(clr=if(clr=0 0)then)thenq=q=0 0;nq=nq=1 1;elsif(set=elsif(set=0 0)then)th

35、enq=q=0 0;nq=nq=1 1;elsif clk elsif clk event and clk=event and clk=1 1 then thenq=d;q=d;nq=not d;nq=not d;end if;end if;end process;end process;第50页，共75页，编辑于2022年，星期二触发器触发器(2)(2)process(clk)process(clk)beginbeginif clk if clk event and clk=event and clk=1 1 then thenif(clr=if(clr=0 0)then)thenq=q=0

36、 0;nq=nq=1 1;elseelseq=d;q=d;nq=not d;nq=not d;end if;end if;end if;end if;end process;end process;注：同步和异步主要根据时钟来区分。注：同步和异步主要根据时钟来区分。第51页，共75页，编辑于2022年，星期二计数器计数器process(clkprocess(clk，rd,ld,ep,et)rd,ld,ep,et)beginbeginif(rd=if(rd=0 0)then)thenq=q=“00000000”;elsif clk elsif clk event and clk=event an

37、d clk=1 1 then thenif(ld=if(ld=0 0)then)thenq=d;q=d;elsif(ep=elsif(ep=1 1 and et=and et=1 1)then)thenq=q+1;q=q+1;end if;end if;end if;end if;end process;end process;第52页，共75页，编辑于2022年，星期二分频器分频器process(clkprocess(clk，clr)clr)beginbeginif(clr=if(clr=0 0)then)thenq=q=“0000000000000000”;elsif clk elsif

38、clk event and clk=event and clk=1 1 then thenif(q=X)thenif(q=X)thenq=q=“0000000000000000”;elseelseq=q+1;q=q+1;end if;end if;end if;end if;end process;end process;第53页，共75页，编辑于2022年，星期二消抖消抖p2:process(f_glrn,bstart,fosc)p2:process(f_glrn,bstart,fosc)beginbeginif f_glrn=0 thenif f_glrn=0 thenf_start=1;

39、f_start=1;start_count=0000;start_count=0000;elsif fosc event and fosc=1 thenelsif fosc event and fosc=1 thenif bstart=0 and start_count(3)=0 and f_start=1 thenif bstart=0 and start_count(3)=0 and f_start=1 thenstart_count=start_count+1;start_count=start_count+1;elsif bstart=0 and start_count(3)=1 an

40、d f_start=1 thenelsif bstart=0 and start_count(3)=1 and f_start=1 thenf_start=0;f_start=0;start_count=0000;start_count=0000;elsif bstart=1 and start_count(3)=0 and f_start=0 thenelsif bstart=1 and start_count(3)=0 and f_start=0 thenstart_count=start_count+1;start_count=start_count+1;elsif bstart=1 a

41、nd start_count(3)=1 and f_start=0 thenelsif bstart=1 and start_count(3)=1 and f_start=0 thenf_start=1;f_start=1;start_count=0000;start_count=0000;elseelsestart_count=0000;start_count=0000;end if;end if;end if;end if;end process p2;end process p2;start=f_start;start=f_start;第54页，共75页，编辑于2022年，星期二状态机状

42、态机状态机状态机包括：包括：1 1）至少包含两种以上的状态信号）至少包含两种以上的状态信号2 2）状态转移对应于转移条件）状态转移对应于转移条件3 3）用时钟来同步）用时钟来同步4 4）同步或异步复位信号）同步或异步复位信号状态机状态机能实现能实现CPUCPU的功能，使用简单、可的功能，使用简单、可靠、易懂。靠、易懂。第55页，共75页，编辑于2022年，星期二状态机定义 type st is(st0,st1,st2,st3,st4);signal state:st;第56页，共75页，编辑于2022年，星期二用状态机实现存储器读数用状态机实现存储器读数Process(clr,clk)Begi

43、nif clr=0 thenmemrd=“1;data=“00000000”;state memrd=“1;state memrd=“0;state memrd=“1;data=mdata;state state=st0;end case;end if;end if;End process;第57页，共75页，编辑于2022年，星期二数字系统设计数字系统设计数字秒表的设计数字秒表的设计功能功能:、计时范围、计时范围0s0s 59min59.99s59min59.99s 、计时精度、计时精度10ms10ms 、系统具有启停控制信号输入端，清、系统具有启停控制信号输入端，清零输入端零输入端 、以数

44、字形式显示计时值、以数字形式显示计时值第58页，共75页，编辑于2022年，星期二系统功能模块的划分系统功能模块的划分功能模块功能模块：计时电路、计时控制电路、显示电路：计时电路、计时控制电路、显示电路自顶向下自顶向下第59页，共75页，编辑于2022年，星期二）计时电路）计时电路外部提供外部提供1KHz1KHz的标准时钟，根据计时精度要的标准时钟，根据计时精度要求设置时基分频电路产生时基和计数器电路；求设置时基分频电路产生时基和计数器电路；根据计时范围要求，将计数器电路分为一百根据计时范围要求，将计数器电路分为一百进制计数器和六十进制计数器进制计数器和六十进制计数器）计时控制电路）计时控制电

45、路对计时过程进行启动、暂停、清除对计时过程进行启动、暂停、清除）显示电路）显示电路两种方案：两种方案：并行显示并行显示和和扫描显示扫描显示第60页，共75页，编辑于2022年，星期二功能模块间的接口关系功能模块间的接口关系（1 1）计时电路的接口关系）计时电路的接口关系输入：输入：1kHZ1kHZ时钟，计数保持时钟，计数保持/允许，清零允许，清零输出：输出：10ms,100ms,1s,10s,1min,10min10ms,100ms,1s,10s,1min,10min的计时的计时（2 2）计时控制电路的接口）计时控制电路的接口输入：启动输入：启动/暂停，清零暂停，清零输出：计数允许输出：计数允

46、许/保持，清零保持，清零（3 3）显示电路的接口）显示电路的接口输入：计时信息的输入：计时信息的BCDBCD码码输出：七段译码驱动信号，为选择信号输出：七段译码驱动信号，为选择信号第61页，共75页，编辑于2022年，星期二功能模块间的接口关系功能模块间的接口关系第62页，共75页，编辑于2022年，星期二仿真波形仿真波形第63页，共75页，编辑于2022年，星期二仿真波形仿真波形第64页，共75页，编辑于2022年，星期二10ms10ms时基分频时基分频 process(foscprocess(fosc，clr)clr)beginbeginif fosc if fosc event and

47、fosc=event and fosc=1 1 then thenif(q=9)thenif(q=9)thenq=q=“00000000”;elseelseq=q+1;q=q+1;end if;end if;if 0q4 thenif 0q4 thenclk=clk=0 0;elseelseclk=clk=1 1;end if;end if;end if;end if;end process;end process;第65页，共75页，编辑于2022年，星期二秒计时代码秒计时代码(100)(100)process(clkprocess(clk，clr)clr)beginbeginif(clr=

48、if(clr=0 0)then)thenq=q=“00000000000000”;elsif clk elsif clk event and clk=event and clk=1 1 then thenif SP=1 thenif SP=1 thenif(q=99)thenif(q=99)thenq=q=“00000000000000”;elseelseq=q+1;q=q+1;end if;end if;end if;end if;end if;end if;end process;end process;第66页，共75页，编辑于2022年，星期二分计时代码分计时代码(60)(60)pro

49、cess(clkprocess(clk，clr)clr)beginbeginif(clr=if(clr=0 0)then)thenp=p=“0000000000”;elsif clk elsif clk event and clk=event and clk=1 1 then thenif SP=1 thenif SP=1 thenif(p=59)thenif(p=59)thenp=p=“0000000000”;elsif q=99 thenelsif q=99 thenp=p+1;p=p+1;end if;end if;end if;end if;end if;end if;end proc

50、ess;end process;分、秒输出应该需要转换成分、秒输出应该需要转换成BCDBCD码格式码格式第67页，共75页，编辑于2022年，星期二七段译码器七段译码器BEGIN SEL(4)=BCD(3)SEL(3)=BCD(2)SEL(2)=BCD(1)SEL(1)=BCD(0)SEL(0)=“1111110”WHEN ”00000”,“0110000”WHEN ”00010”,“1101101”WHEN ”00100”,“1111001”WHEN ”00110”,“0110011”WHEN ”01000”,“1011011”WHEN ”01010”,“1011111”WHEN ”0110