嵌入式接口与应用技术精.ppt

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1、嵌入式接口与应用技术第1页，本讲稿共63页嵌入式系统的软嵌入式系统的软/硬件框架硬件框架第2页，本讲稿共63页冯诺依曼体系结构和哈佛体系结构CISC与RISCIP 核流水线存储器系统嵌入式系统硬件基础第3页，本讲稿共63页冯冯诺依曼体系结构模型诺依曼体系结构模型指令寄存器指令寄存器控制器控制器数据通道数据通道输入输入输出输出中央处理器中央处理器存储器存储器程序程序指令指令0 0指令指令1 1指令指令2 2指令指令3 3指令指令4 4数据数据数据数据0 0数据数据1 1数据数据2 2第4页，本讲稿共63页哈佛体系结构哈佛体系结构指令寄存器指令寄存器控制器控制器数据通道数据通道输入输入输出输出中央

2、处理器中央处理器程序存储器程序存储器指令指令0指令指令1指令指令2数据存储器数据存储器数据数据0数据数据1数据数据2地址地址指令指令地址地址数据数据第5页，本讲稿共63页ARM简介简介ARM（AdvancedRISCMachines）系列微处理器，采用的ARM技术知识产权（IP）核都是由ARM公司提供的。ARM公司本身不生产芯片，转让设计许可，由合作公司生产各具特色的芯片。ARM32位体系结构目前被公认为是嵌入式应用领域领先的32位嵌入式RISC微处理器结构。从版本1到版本6，ARM体系的指令集功能不断扩大。第6页，本讲稿共63页ARM Ltd成立于1990年11月前身为 Acorn计算机公司

3、Advance RISC Machine(ARM)主要设计ARM系列RISC处理器内核授权ARM内核给生产和销售半导体的合作伙伴ARM 公司不生产芯片IP(Intelligence Property)另外也提供基于ARM架构的开发设计技术软件工具,评估板,调试工具,应用软件,总线架构,外围设备单元，等等第7页，本讲稿共63页ARM处理器系列处理器系列ARM7系列ARM9系列ARM9E系列ARM10E系列SecurCore系列Inter的XscaleInter的StrongARM第8页，本讲稿共63页1.4命名的含义标志含义说明T支持Thumb指令集Thumb指令集版本1：ARMv4TThumb

4、指令集版本2：ARMv5TThumb-2：ARMv6TD片上调试M支持长乘法32位乘32位得到64位，32位的乘加得到64位IEmbeddedICEEDSP指令增加了DSP算法处理器指令：16位乘加指令，饱和的带符号数的加减法，双字数据操作，cache预取指令JJava加速器Jazelle提高java代码的运行速度S可综合提供VHDL或Verilog语言设计文件第9页，本讲稿共63页授权费IPARM创造和设计IP产品，例如：芯片Partner把ARMIP和其他IP集成进产品版权费单价OEM用来自ARMPartner的芯片设计制造最终用户产品业务拓展/市场格局ARMARM的业务模型的业务模型第1

5、0页，本讲稿共63页ARM处理器结构处理器结构从一下四个方面介绍：ARM和Thumb状态 RISC技术流水线技术超标量执行 第11页，本讲稿共63页ARM和和Thumb状态状态 V4版以后有：32位ARM指令集16位Thumb指令集，功能是ARM指令集的功能子集。ARM7TDMI核以后，T变种的ARM微处理器有两种工作状态：ARM状态Thumb状态。第12页，本讲稿共63页ARM与与Thumb状态转换状态转换在程序的执行过程中，微处理器可以随时在两种工作状态之间切换，并且该转变不影响处理器的工作模式和相应寄存器中的内容。进入Thumb状态：当操作数寄存器的状态位（位0）为1时，执行BX指令。进

6、入ARM状态：当操作数寄存器的状态位（位0）为0时，执行BX指令。第13页，本讲稿共63页CISC和和RISCCISCCISC：复杂指令集（：复杂指令集（Complex Instruction Set ComputerComplex Instruction Set Computer）具有大量的指令和寻址方式具有大量的指令和寻址方式8/28/2原则：原则：80%80%的程序只使用的程序只使用20%20%的指令的指令大多数程序只使用少量的指令就能够运行。大多数程序只使用少量的指令就能够运行。RISCRISC：精简指令集（：精简指令集（Reduced Instruction Set Computer

7、)Reduced Instruction Set Computer)在通道中只包含最有用的指令在通道中只包含最有用的指令确保数据通道快速执行每一条指令确保数据通道快速执行每一条指令使使CPUCPU硬件结构设计变得更为简单硬件结构设计变得更为简单 第14页，本讲稿共63页知识产权核(IP核,intellectualproperty)识产权知识产权(IP)电路或核是设计好并经过验证的集成电路功能单元IP复用意味着设计代价降低（时间，价格）IP核的类别:微处理器微处理器:ARM,PowerPC;存储器存储器:RAM,memory controller;外设:PCI,DMA controller;多媒

8、体处理:MPEG/JPEG;encoder/decoder;数字信号处理器(DSP)通信:Ethernet controller,router,第15页，本讲稿共63页IP核的种类Soft Cores(“code”)（软核）HDL语言描述灵活度高，可修改与工艺独立，可根据具体的加工工艺重新综合；IP很难保护Firm cores(“code+structure”)(固核）逻辑综合后的描述与工艺相关Hard cores(“physical”)(硬核）物理综合后的描述准备流片包含工艺相关的布局和时序信息IP很容易保护多数的处理器和存储器第16页，本讲稿共63页IP核的商业模型三种模式一、计者提供设计

9、和工具的许可证DSP Group(Pine and Oak Cores),3Soft,ARM 提供包括HDL在内的模拟模型，工具或仿真器使用者负责设计制造二、核厂商设计并制造集成电路芯片TI,Motorola,LucentVLSI,SSI,Cirrus,Adaptec三、核厂商卖核,负责为客户设计并制造芯片LSI logic,TI,Lucent第17页，本讲稿共63页IP核的市场构成74%为硬件设计厂商.26%将购买IP 核:40%hard,68%soft,32%firm第18页，本讲稿共63页ARM的IP核固化宏单元（硬核）固化宏单元（硬核）ARM920TARM7TDMIARM720TARM

10、1022E可综合内核（软核）可综合内核（软核）ARM926EJ-SARM7TDMI-SARM1026EJ-S测试芯片测试芯片ARM10200E第19页，本讲稿共63页流水线技术流水线技术流水线技术：几个指令可以并行执行流水线技术：几个指令可以并行执行提高了提高了CPUCPU的运行效率的运行效率内部信息流要求通畅流动内部信息流要求通畅流动译码取指执行add译码取指执行sub译码取指执行cmp时间AddSubCmp第20页，本讲稿共63页指令流水线以ARM为例为增加处理器指令流的速度，ARM7 系列使用3级流水线.允许多个操作同时处理，比逐条指令执行要快。PC指向正被取指的指令，而非正在执行的指令

11、FetchDecodeExecute从存储器中读取指令解码指令寄存器读（从寄存器Bank）移位及ALU操作寄存器写（到寄存器Bank）PCPCPC-4PC-2PC-8PC-4ARMThumb第21页，本讲稿共63页 最佳流水线该例中用6个时钟周期执行了6条指令所有的操作都在寄存器中（单周期执行）指令周期数(CPI)=1 操作操作周期周期 1 2 3 45 6 ADD SUB MOV AND ORR EOR CMP RSBFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecu

12、teDecodeExecuteFetchDecodeFetchFetch第22页，本讲稿共63页 LDR 流水线举例该例中，用6周期执行了4条指令指令周期数(CPI)=1.5 周期周期操作操作123456 ADD SUB LDR MOV AND ORRFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteDataWritebackFetchDecodeExecuteFetchDecodeFetch第23页，本讲稿共63页分支流水线举例流水线被阻断注意:内核运行在ARM状态周期周期1 2 3 4 50 x8000 BL 0 x8004 X0

13、x8008 XX0 x8FEC ADD0 x8FF0 SUB0 x8FF4 MOV地址地址 操作操作FetchDecodeExecuteFetchDecodeExecuteFetchDecodeFetchFetchDecodeExecuteLinkretAdjustFetchDecodeFetch第24页，本讲稿共63页 流水线技术流水线技术2ARM的流水线设计问题（1）缩短程序执行时间:提高时钟频率fclk减少每条指令的平均时钟周期数CPI（2）解决流水线相关:结构相关 数据相关 控制相关 第25页，本讲稿共63页2.4存储系统机制第26页，本讲稿共63页存储器的分类ROM（Readonly

14、Memory）只读存储器RAM（RandomaccessMemory）随机存取存储器PROM（programmableROM）可编程只读存储器EPROM（ErasableProgrammable）可改写只读存储器SRAM（StaticRAM）DRAM（DynamicRAM）SDRAM（SynchronizationDynamicRAM）第27页，本讲稿共63页存储器系统存储器系统RAMRAM：随机存取存储器，：随机存取存储器，SRAMSRAM：静态随机存储器，：静态随机存储器，DRAMDRAM：动态：动态随机存储器随机存储器 1 1）SRAMSRAM比比DRAMDRAM快快 2 2）SRAMS

15、RAM比比DRAMDRAM耗电多耗电多 3 3）DRAMDRAM存储密度比存储密度比SRAMSRAM高得多高得多 4 4）DRMDRM需要周期性刷新需要周期性刷新ROMROM：只读存储器：只读存储器FLASHFLASH：闪存：闪存第28页，本讲稿共63页SDRAM输入CE是芯片的输入信号。CE=0，使能。R/WAddressData读操作（1）片选（2）读/写（3）地址（4）数据.第29页，本讲稿共63页DRAMCE:片选R/W读写控制信号RAS行地址选通，地址高位，CAS列地址选通，地址低位；Address地址DATA数据。第30页，本讲稿共63页存储器的性能存储器的性能 大容量、高速度、低

16、价格是评价存储器性能的三个主要指标，也是存储体系设计的主要目标。容量：SwWlm。其中W为存储体的字长(单位为位或字节)，l为单个存储体的字数，m为并行工作的存储体个数。速度：m个存储体并行工作时，可达到的最大频率宽度为BmWmTM。其中TM是连续起动一个存储器所必要的时间间隔，TMTA。Bm是连续提供数据的速率。价格：具有SM位的存储器，每位价格表示为c=CSm。其中C是总价格。第31页，本讲稿共63页存储体系的组成存储体系的组成单体单字存储器单体多字存储器多体单字交叉存取存储器多体多字交叉存取存储器一般把这些能并行读出多个CPU字的单体多字和多体单字及多体多字的交叉存取系统，统称为并行主存

17、系统。第32页，本讲稿共63页 存储体系的形式存储体系的形式 (a)两级存储器层次结构 (b)三级存储器层次结构 第33页，本讲稿共63页总线结构总线结构1.总线协议:四周期握手协议第34页，本讲稿共63页总线结构总线结构2.总线读写第35页，本讲稿共63页总线结构总线结构3总线的时序图第36页，本讲稿共63页总线结构总线结构4直接内存访问（DMA）第37页，本讲稿共63页 总线结构总线结构5系统总线配置多总线系统第38页，本讲稿共63页 ARM存储数据类型存储数据类型ARM处理器支持以下六种数据类型：8位有符号和无符号字节。16位有符号和无符号半字，以2字节的边界对齐。32位有符号和无符号字

18、，以4字节的边界对齐。第39页，本讲稿共63页 ARM存储格式存储格式 大端存储模式 小端存储模式（缺省）第40页，本讲稿共63页存储器接口存储器接口1.存储周期的基本类型：空闲周期非顺序周期顺序周期协处理器寄存器传送周期第41页，本讲稿共63页存储器接口存储器接口2.ARM的总线接口信号分成4类(以ARM7TDMI为例说明):时钟和时钟控制信号：MCLK、ECLK、nRESET、nWAIT。地址类信号：A31.0、nRW、MAS1.0、nOPC、nTRANS、LOCK、TBIT。存储器请求信号：nMREQ、SEQ。数据时序信号：D31.0、DIN31.0、DOUT31.0、ABORT、BL3

19、.0。第42页，本讲稿共63页存储器接口存储器接口3.ARM的总线接口可以实现4种不同类型的总线周期。第43页，本讲稿共63页高速缓冲存储器高速缓冲存储器1.分类：统一Cache VS 独立的数据/程序Cache写通cache VS 写回cache读操作分配cache VS 写操作分配cache第44页，本讲稿共63页 高速缓冲存储器高速缓冲存储器2.工作原理:第45页，本讲稿共63页 高速缓冲存储器高速缓冲存储器3.地址映像和变换方式:全相联地址映像和变换组相联地址映像和变换直接映像和变换第46页，本讲稿共63页高速缓冲存储器高速缓冲存储器4.Cache的替换算法:轮转法随机替换算法 第47

20、页，本讲稿共63页存储管理单元存储管理单元MMU1.在ARM系统中，存储管理单元MMU主要完成工作：虚拟存储空间到物理存储空间的映射。在ARM中采用了页式虚拟存储管理。存储器访问权限的控制。设置虚拟存储空间的缓冲的特性。第48页，本讲稿共63页存储管理单元存储管理单元MMU(1)2.存储访问过程使能MMU时存储访问过程：第49页，本讲稿共63页 存储管理单元存储管理单元MMU(2)禁止MMU时存储访问过程：先要确定芯片是否支持cache和write buffer。如果芯片规定当禁止MMU时禁止cache和write buffer，则存储访问将不考虑C和B控制位。如果芯片规定当禁止MMU时可以使

21、能cache和write buffer，则数据访问时，C=0,B=0；指令读取时，如果使用分开的TLB，那么C=1，如果使用统一的TLB，那么C=0。存储访问不进行权限控制，MMU也不会产生存储访问中止信号。所有的物理地址和虚拟地址相等，即使用平板存储模式。第50页，本讲稿共63页 存储管理单元存储管理单元MMU(1)3.MMU中的地址变换过程:通过两级页表实现。a)一级页表中包含有以段为单位的地址变换条目以及指向二级页表的指针。一级页表是实现的地址映射粒度较大。以段为单位的地址变换过程只需要一级页表。b)二级页表中包含有以大页和小页为单位的地址变换条目。有一种类型的二级页表还包含有以极小页为

22、单位的地址变换条目。以页为单位的地址变换过程需要二级页表。第51页，本讲稿共63页 存储管理单元存储管理单元MMU(2)一级页表的地址变换过程:第52页，本讲稿共63页 存储管理单元存储管理单元MMU(1)4.一级描述符:从页表中得到的相应地址变换条目称为一级描述符。它定义了与之相应的1M存储空间是如何映射的。一级描述符的位1:0定义了该一级描述符的类型，共有4种格式的一级描述符：第53页，本讲稿共63页 存储管理单元存储管理单元MMU(2)1)粗粒度页表描述符：当一级描述符的位1.0为0b01（0b代表二进制）时，该一级描述符中包含了粗粒度的二级页表的物理地址，这种一级描述符称为粗粒度页表描

23、述符。它的格式和各个字段的含义如下：第54页，本讲稿共63页 存储管理单元存储管理单元MMU(3)由粗粒度页表描述符获取二级描述符的过程：第55页，本讲稿共63页 存储管理单元存储管理单元MMU(4)2）段描述符：当一级描述符的位1:0为0b10时，该一级描述符为段描述符，它的格式和各个字段的含义如下：第56页，本讲稿共63页 存储管理单元存储管理单元MMU(5)基于段的地址变换过程：第57页，本讲稿共63页 存储管理单元存储管理单元MMU(6)3）细粒度页表描述符：当一级描述符的位1:0为0b11时，该一级描述符中包含了细粒度的二级页表的物理地址，称为细粒度页表描述符。它的格式和各个字段的含

24、义如下：第58页，本讲稿共63页 存储管理单元存储管理单元MMU(7)由细粒度页表描述符获取二级描述符的过程第59页，本讲稿共63页 存储管理单元存储管理单元MMU 5.MMU中的存储访问权限控制第60页，本讲稿共63页 存储管理单元存储管理单元MMU 6.MMU中的域（Domain）MMU中的域指的是一些段、大页或者小页的集合。ARM支持最多16个域，每个域的访问控制特性都是由CP15中的寄存器C3中的两位来控制的。这两位的字段编码和含义：第61页，本讲稿共63页 存储管理单元存储管理单元MMU 7.快速上下文切换技术 快速上下文切换技术FCSE（Fast Context Switch Extension）通过修改系统中不同进程的虚拟地址，避免在进行进程间切换时造成的虚拟地址到物理地址的重映射，从而提高系统的性能。FCSE位于CPU和MMU之间，其责任就是将不同进程使用的相同虚拟地址映射为不同的虚拟空间，使得在上下文切换时无需重建TLB等。第62页，本讲稿共63页 存储管理单元存储管理单元MMU 8.存储器映射的输入/输出 在ARM系统中，I/O操作通常被映射成存储器操作，即输入/输出是通过存储器映射的可寻址外围寄存器和中断输入的组合来实现的。但是，对于存储器映射的I/O空间的操作，不能使用Cache技术。第63页，本讲稿共63页