eetop[1]cn_Xilinx fpga 设计培训中文教程-同步设计技术.pdf

《eetop[1]cn_Xilinx fpga 设计培训中文教程-同步设计技术.pdf》由会员分享，可在线阅读，更多相关《eetop[1]cn_Xilinx fpga 设计培训中文教程-同步设计技术.pdf（27页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、 2002 Xilinx公司版权所有公司版权所有同步设计技术同步设计技术b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-3 2002 Xilinx公司版权所有公司版权所有目标目标完成本单元的学习后你将会:有效地利用层次通过采用同步设计技术提高电路可靠性及性能b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-4 2002 Xilinx公司版权所有公司版权所有概览概览层次化设计层次化设计Xilinx FPGA的同步设计Xilinx FPGA的同步设计总结

2、总结b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-5 2002 Xilinx公司版权所有公司版权所有层次化设计层次化设计计数器加法器/减法器移位器累加器数据通路流水多路选择/解多路选择算术利用层次层次化设计可以提高设计可读性,可重用性,以及可调试性状态机一位有效二进制枚举型设计顶层在此处推知或例化I/O建立块标准宽度流水RAM特定功能块逻辑块RAM其它的IP/核核生成器参数化功能块FIFOsFIR滤波器RAM特定技术功能b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技

3、术同步设计技术-11-6 2002 Xilinx公司版权所有公司版权所有使用层次化设计的益处使用层次化设计的益处为每种类型的逻辑选用最适宜的设计输入方法设计可读性更易理解设计功能性和数据流更易调试易于复用一个设计中的各部分综合工具获益在稍后的小节中有涉及b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-7 2002 Xilinx公司版权所有公司版权所有设计输入方法设计输入方法将HDL用于状态机控制逻辑总线函数将原理图用于顶层设计手动优化逻辑“混合模式”设计可以利用两者中最好的但是它们比全HDL设计要难移植现在的大部分设计是

4、在纯HDL没有原理图方式下做成的纯HDL设计总体而言较易移植在大型设计中原理图顶层优势将丧失b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-8 2002 Xilinx公司版权所有公司版权所有设计可读性技巧设计可读性技巧选择层次化的块具备:块与块之间的布线最少块与块之间的逻辑数据流为功能块和信号选择描述性的名称保持时钟域间彼此独立使时钟间的相互作用很明晰保持每个源文件的长度可管理更易于读综合和调试b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-9 2

5、002 Xilinx公司版权所有公司版权所有设计复用性技巧设计复用性技巧建立一组所有设计者可用的块寄存器组FIFOs其它的标准函数在应用中被普遍采用的用户函数按功能和Xilinx目标器件系列命名块易于定位你要的块示例REG_4X8_SP以Spartan作为目标器件的四个8-bit的寄存器组存储在独立于Xilinx工具的一个子目录中防止更新工具时意外的删除b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-10 2002 Xilinx公司版权所有公司版权所有概览概览层次化设计层次化设计Xilinx FPGA的同步设计Xilin

6、x FPGA的同步设计总结总结b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-11 2002 Xilinx公司版权所有公司版权所有为何要同步设计为何要同步设计同步电路更可靠事件在确定的间隔的时钟边沿触发一个逻辑级的输出传递到下一级需要一整个时钟周期数据到达时间的偏差如果在同一个时钟周期内则被容许异步电路较不可靠时延需为一个特定值如12 ns多时延可能需要保持一个特定的关系如:DATA在SELECT的5 ns前到达b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计

7、技术-11-12 2002 Xilinx公司版权所有公司版权所有异步设计异步设计个案学习个案学习我两年前做成的一个设计不再能工作了Xilinx在他们的FPGA中做过哪些变动SRAM工艺改进以及几何收缩提高了速度晶圆批次间的正常差异我的设计通过了一个时序仿真测试但是在电路实现阶段却失败了时序仿真精确吗是的是的时序仿真采用最差情况下的时延实际的板级条件通常会好些b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-13 2002 Xilinx公司版权所有公司版权所有时钟偏差时钟偏差D Q_BQ_CINPUTCLOCKDD Q_A3

8、.13.03.13.312.53.0ABC因为时钟偏差这个移位寄存器将不能工作期望操作ClockQ_AQ_BQ_C3 cycles时钟偏差情形A&C ClockQ_AQ_BQ_CB Clock2 cyclesb b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-14 2002 Xilinx公司版权所有公司版权所有使用全局时钟缓冲器降低时钟偏差使用全局时钟缓冲器降低时钟偏差全局缓冲器与专用的布线相连这种布线网络被平衡到最小偏差所有的Xilinx的FPGA都有全局缓冲器Virtex-II器件有16个BUFGMUXVirtex和Sp

9、artan-II有4个BUFG你可以一直利用一个BUFG符号并且软件将选择一个合适的缓冲器类型所有的主流的综合工具都可以为片外的时钟信号推知全局缓冲器b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-15 2002 Xilinx公司版权所有公司版权所有使用全局线使用全局线大多数综合工具会识别设计中的时钟信号并且自动地推知为BUFG示例BUFGMUX例化BUFGMUX U_BUFGMUX (.I0(),/插入当选择信号S为低时需要的时钟输入信号.I1(),/插入当选择信号S为高时需要的时钟输入信号.S(),/插入多路选择输入

10、信号.O()/插入时钟输出信号);按照注释提示进行VHDL的声明和例化注意这些模板以及BUFGMUX的其它配置模式模版在ISE语言模板ISE语言模板中可以获得b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-16 2002 Xilinx公司版权所有公司版权所有传统的时钟分频器传统的时钟分频器在CLK1和CLK2之间引入时钟偏差利用一个额外的BUFG降低CLK2上的时钟偏差DQCLK2DQBUFGCLK1BUFGb b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术

11、-11-17 2002 Xilinx公司版权所有公司版权所有推荐的时钟分频器推荐的时钟分频器在触发器之间没有时钟偏差DQCLK2_CECLK1DCEQBUFGb b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-18 2002 Xilinx公司版权所有公司版权所有避免时钟毛刺避免时钟毛刺因为目前的FPGA中的触发器的响应速度很快它们可以响应很窄的时钟脉冲绝对不要用从组合逻辑产生的信号作为时钟信号源也称为“门控时钟”较短的布线MSB0111 1000 瞬变可能会变成0111 1111 1000 瞬变由于更快的MSBMSBLSBF

12、F毛刺也许会在这里出现二进制计数器毛刺也许会在这里出现二进制计数器b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-19 2002 Xilinx公司版权所有公司版权所有避免时钟毛刺避免时钟毛刺续续本电路有着同样的功能但不会有时钟毛刺DQ3INPUTCLOCKQ2Q1Q0CEQDCounterFFb b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-20 2002 Xilinx公司版权所有公司版权所有带时钟使能的编码带时钟使能的编码VHDLFF_AR_CE:

13、process(CLK)beginif(CLKevent and CLK=1)thenif(ENABLE=1)thenQ=D_IN;end if;end if;end processVerilogalways(posedge CLOCK)if(ENABLE)Q=D_IN;在另一个进程中编写使能切换代码b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-21 2002 Xilinx公司版权所有公司版权所有避免置位/复位毛刺避免置位/复位毛刺异步置位/复位输入信号中的毛刺可以导致错误的电路行为QFFDCLRINPUT异步复位异步

14、复位二进制计数器二进制计数器CLOCKQxQ0RESETb b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-22 2002 Xilinx公司版权所有公司版权所有避免置位/复位毛刺避免置位/复位毛刺续续可能时变为同步置位/复位QFFDRINPUT同步复位同步复位CLOCKQx计数器计数器Q0RESETb b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-23 2002 Xilinx公司版权所有公司版权所有同步触发器的编码同步触发器的编码同步复位同步复位proc

15、ess(CLK)beginif(CLKevent and CLK=1)thenif(RESET=1)thenQ=0;elseQ=D_IN;end if;end if;end process异步复位异步复位process(CLK,RESET)beginif(RESET=1)thenQ=0;elsif(CLKevent and CLK=1)thenQ=D_IN;end if;end processb b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-24 2002 Xilinx公司版权所有公司版权所有概览概览层次化设计层次化设计X

16、ilinx FPGA的同步设计Xilinx FPGA的同步设计总结总结b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-25 2002 Xilinx公司版权所有公司版权所有问题回顾问题回顾列出层次化设计的三个好处为什么你必须为时钟信号选用全局缓冲器用什么替换门控时钟的方法b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-26 2002 Xilinx公司版权所有公司版权所有回答回答列出层次化设计的三个好处允许你利用不同的设计输入方法设计可读性设计复用为什

17、么你必须为时钟信号选用全局缓冲器为了减少时钟偏差用什么替换门控时钟的方法采用时钟使能信号b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-27 2002 Xilinx公司版权所有公司版权所有总结总结层次的正确采用有助提高设计可读性和调试性同步设计比异步设计更可靠FPGA设计技巧采用全局时钟缓冲器以及DLL来消除偏差避免时钟信号中的毛刺以及异步置位/复位b b s.e e t o p.c n x i l i n x.e e t o p.c n同步设计技术同步设计技术-11-28 2002 Xilinx公司版权所有公司版权所有从何处可以了解更多从何处可以了解更多网页http:/http:/上的应用指南应用指南设计设计条下点击应用指南应用指南软件技术文档开发系统参考指南开发系统参考指南的第2章“设计流程设计流程”中FPGA设计技术FPGA设计技术部分库指南库指南用于综合工具的技术文档b b s.e e t o p.c n x i l i n x.e e t o p.c n