第四章VerilogHDL设计初步课件.ppt

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1、第四章VerilogHDL设计初步第1页，此课件共45页哦4.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1组合电路第2页，此课件共45页哦4.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1第3页，此课件共45页哦4.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1第4页，此课件共45页哦4.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1第5页，此课件共45页哦4.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述2第6页，此课件共45页哦4.1.2 4

2、选选1多路选择器及其多路选择器及其Verilog HDL描述描述21按位逻辑操作符按位逻辑操作符 A=1b0;B=1b1;C3:0=4b1100;D3:0=4b1011;E5:0=6b010110;第7页，此课件共45页哦4.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述22等式操作符等式操作符A=4b1011;B=4b0010;C=4b0z10;D=4b0z10;第8页，此课件共45页哦4.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述23assign连续赋值语句连续赋值语句 assign 目标变量名目标变量名=驱动表达式驱动表达式;a

3、ssign DOUT=a&b;assign DOUT=a&b|c;assign DOUT=e&f|d;第9页，此课件共45页哦4.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述24wire定义网线型变量定义网线型变量wire 变量名变量名1，变量名，变量名2，.;wire msb:lsb 变量名变量名1，变量名，变量名2，.;wire 7:0 a；wire Y=tmp1 tmp2;wire tmp1,tmp2;assign Y=tmp1 tmp2;5注释符号注释符号第10页，此课件共45页哦4.1.3 4选选1多路选择器及其多路选择器及其Verilog HDL描述描

4、述3 第11页，此课件共45页哦4.1.3 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述3 1if_else条件语句条件语句if(S)Y=A;else Y=B;if(S)Y=A;else begin Y=B;Z=C;Q=1b0;end（1）阻塞式赋值。）阻塞式赋值。“=”2过程赋值语句过程赋值语句（2）非阻塞式赋值。）非阻塞式赋值。3数据表示方式数据表示方式第12页，此课件共45页哦4.1.4 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述4 第13页，此课件共45页哦4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1.半加器描

5、述半加器描述第14页，此课件共45页哦4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1.半加器描述半加器描述第15页，此课件共45页哦4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1.半加器描述半加器描述第16页，此课件共45页哦4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1.半加器描述半加器描述第17页，此课件共45页哦4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1.半加器描述半加器描述第18页，此课件共45页哦4.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1

6、.半加器描述半加器描述第19页，此课件共45页哦2.全加器顶层文件设计全加器顶层文件设计第20页，此课件共45页哦2.全加器顶层文件设计全加器顶层文件设计Verilog中元件例化语句的结构比较简单，一般格式如下：中元件例化语句的结构比较简单，一般格式如下：:（.例化元件端口（例化元件外接端口名）例化元件端口（例化元件外接端口名）,.）;第21页，此课件共45页哦3.8位加法器描述位加法器描述 第22页，此课件共45页哦3.8位加法器描述位加法器描述 第23页，此课件共45页哦时序电路时序电路4.2.1 边沿触发型边沿触发型D触发器及其触发器及其Verilog描述描述第24页，此课件共45页哦4

7、.2.1 边沿触发型边沿触发型D触发器及其触发器及其Verilog描述描述第25页，此课件共45页哦4.2.2 电平触发型锁存器及其电平触发型锁存器及其Verilog描述描述 第26页，此课件共45页哦4.2.2 电平触发型锁存器及其电平触发型锁存器及其Verilog描述描述 第27页，此课件共45页哦4.2.3 含异步清含异步清0和时钟使能结构的和时钟使能结构的D触发器及其触发器及其Verilog描述描述第28页，此课件共45页哦4.2.3 含异步清含异步清0和时钟使能结构的和时钟使能结构的D触发器及其触发器及其Verilog描述描述第29页，此课件共45页哦4.2.4 含同步清含同步清0结

8、构的结构的D触发器及其触发器及其Verilog描述描述第30页，此课件共45页哦4.2.4 含同步清含同步清0结构的结构的D触发器及其触发器及其Verilog描述描述第31页，此课件共45页哦4.2.5 含异步清含异步清0的锁存器及其的锁存器及其Verilog描述描述 第32页，此课件共45页哦4.2.5 含异步清含异步清0的锁存器及其的锁存器及其Verilog描述描述 第33页，此课件共45页哦4.2.6 Verilog的时钟过程描述注意点的时钟过程描述注意点 第34页，此课件共45页哦4.2.6 Verilog的时钟过程描述注意点的时钟过程描述注意点 第35页，此课件共45页哦4.2.7

9、异步时序电路异步时序电路第36页，此课件共45页哦4.2.7 异步时序电路异步时序电路第37页，此课件共45页哦4.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog描述描述 第38页，此课件共45页哦4.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog描述描述 第39页，此课件共45页哦4.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog描述描述 第40页，此课件共45页哦4.3.2 功能更全面的计数器设计功能更全面的计数器设计第41页，此课件共45页哦4.3.2 功能更全面的计数器设计功能更全面的计数器设计第42页，此课件共45页哦

10、4.3.2 功能更全面的计数器设计功能更全面的计数器设计第43页，此课件共45页哦习习 题题 4-1 举例说明，举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。的操作符中，哪些操作符的运算结果总是一位的。4-2 wire型变量与型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？型变量有什么本质区别，它们可用于什么类型语句中？4-3 阻塞赋值和非阻塞赋值有何区别？阻塞赋值和非阻塞赋值有何区别？4-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？4-5 用用Ve

11、rilog设计一个设计一个3-8译码器，要求分别用译码器，要求分别用case语句和语句和if_else语句。比较这两种方式。语句。比较这两种方式。4-6图图4-27所示的是双所示的是双2选选1多路多路选择器构成的电路选择器构成的电路MUXK。对于其。对于其中中MUX21A，当，当s=0和和s=1时，时，分别有分别有y=a和和y=b。试在一个模块。试在一个模块结构中用两个过程来表达此电路。结构中用两个过程来表达此电路。第44页，此课件共45页哦习习 题题 4-7 给出给出1位全减器的位全减器的VHDL描述。要求：描述。要求：（1）首先设计）首先设计1位半减器，然后用例化语句将它们连接起来，图位半

12、减器，然后用例化语句将它们连接起来，图4-28中中h_suber是半减器，是半减器，diff是输出差，是输出差，s_out是借位输出，是借位输出，sub_in是借位输入。是借位输入。（2）根据图）根据图4-28设计设计1位全减器。位全减器。（3）以）以1位全减器为基本硬件，构成串行借位的位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计。位减法器，要求用例化语句来完成此项设计。4-8 给出一个给出一个4选选1多路选择器的多路选择器的Verilog描述。此器件与图描述。此器件与图4-1类似，但选通控制端有类似，但选通控制端有4个个输入：输入：S0、S1、S2、S3。当且仅当。当且仅当S0=0时：时：Y=A；S1=0时：时：Y=B；S2=0时：时：Y=C；S3=0时：时：Y=D。第45页，此课件共45页哦