数字电子技术阶段检测题-5-wwwbhueducn.doc

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1、渤 海 大 学 物 理 系数字电子技术阶段检测题5姓 名 学 号 题 号 一 二 三总 分得 分一、单项选择题（本大题共20小题，每小题2分，共40分） 在各小题的四个备选答案中选择出一个正确的答案，并将正确答案前的字母填在题 干后的括号内。1、时序逻辑电路在结构上 （ ） A、必须有组合逻辑电路 B、必须有存储电路 C、必须同时有存储电路和组合逻辑电路 D、以上均正确2、下列四种关于时序逻辑电路的说法中，不正确的是 （ ） A、同步时序逻辑电路中所有触发器的触发输入端均接同一个时钟脉冲源。 B、异步时序逻辑电路中各触发器状态的变化并不同时发生。 C、Mealy型时序逻辑电路的输出不仅是当前输

2、入的函数，同时也是当前状态的函数。 D、Moore型时序逻辑电路中不存在独立设置的输入函数。3、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路 （ ） A、没有触发器 B、没有统一的时钟脉冲控制 C、没有稳定状态 D、输出只与内部状态有关4、图示各逻辑电路中，为一位二进制计数器的是 （ ） 5、从0开始计数的N进制增量计数器，最后一个计数状态为 （ ） A、N B、N1 C、N + 1 D、2 N 6、由n个触发器构成的计数器，最多计数个数为 （ ） A、n个 B、n 2 个 C、2 n个 D、2 n个7、若构成一个十二进制计数器，所用触发器至少为 （ ） A、12个 B、3个

3、C、4个 D、6个8、3位移位寄存器组成的环形计数器，其进制数为 （ ） A、6进制 B、8进制 C、4进制 D、3进制 9、3位移位寄存器组成的扭环形计数器，其进制数为 （ ） A、3进制 B、6进制 C、8进制 D、2进制 10、4位环形计数器中，无效状态的个数为 （ ） A、4个 B、12个 C、8个 D、0个11、n位触发器构成的扭环形计数器，其无关状态的个数为 （ ） A、2 n n B、2 n 2n C、2n D、2 n 112、四个触发器构成的8421BCD码计数器，其无关状态的个数为 （ ） A、6个 B、8个 C、10个 D、不定13、下列计数器中，每次状态转换时只有一位触发

4、器的状态发生变化的是 （ ） A、二进制计数器 B、十进制计数器 C、环形计数器 D、扭环形计数器14、下列计数器中，不存在无效状态的是 （ ） A、二进制计数器 B、十进制计数器 C、环形计数器 D、扭环形计数器15、下列状态中，不是四位扭环形计数器输出状态的是 （ ） A、0000 B、1000 C、0010 D、000116、四位二进制减量计数器的初始状态为1001，经过20个CP时钟脉冲作用后的状态为 （ ） A、1100 B、0100 C、1101 D、010117、下列器件中，具有串并行数据转换功能的是 （ ） A、译码器 B、数据比较器 C、移位寄存器 D、计数器18、一个4位串

5、行数据输入4位移位寄存器，时钟脉冲频率为1kHz，转换为4位并行数据输出的时间为 （ ） A、8 ms B、4 ms C、8S D、4S 19、下列器件中，不是时序逻辑电路的是 （ ） A、计数器 B、触发器 C、寄存器 D、译码器20、下列触发器中，能够构成移位寄存器的是 （ ） A、电位RS触发器 B、与非门组成的基本RS触发器 C、边沿JK触发器 D、或非门组成的基本RS触发器 二、填空题（本大题共15小题，每小题1分，共15分）21、时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与 _有关。22、时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的_电路；其二是内部

6、存在_通路。23、时序逻辑电路的“现态”反映的是_时刻电路状态变化的结果，而“次态”则反映的是_时刻电路状态变化的结果。 24、时序逻辑电路按其不同的状态改变方式，可分为_时序逻辑电路和_时序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。25、时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为_型时序逻辑电路；时序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为_型时序逻辑电路。26、根据触发器时钟脉冲作用方式的不同，计数器有_计数器和_计数器之分。前者所有触发器在

7、同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。27、根据计数过程中，数字增、减规律的不同，计数器可分为_计数器、 _计数器和可逆计数器三种类型。28、计数器工作时，对_出现的个数进行计数。29、构成一个2 n 进制计数器，共需要_个触发器。30、3位环形计数器是_进制的计数器；3位扭环形计数器是_进制的计数器。31、四位二进制减量计数器的初始状态为Q3 Q1 Q2 Q0 = 0101，经过10个CP时钟脉冲作用后其状态为Q3 Q1 Q2 Q0 =_。32、寄存器是用以暂存二进制代码的电路，可分为_、基本寄存器和 _三种类型。33、8位移位寄存器，串行输入时需经

8、过_CP脉冲作用后，8位数码才能全部移入寄存器中。34、将移位寄存器的串行输出端反馈到串行输入端，就构成_计数器；将移位寄存器的串行反相输出端反馈到串行输入端，就构成_计数器。35、左移移位寄存器输入为0时，在一个CP时钟脉冲的作用下，可实现对所存数据的_运算；右移移位寄存器输入为0时，在一个CP时钟脉冲的作用下，可实现对所存数据的_运算。 三、分析设计题（本大题共7小题，共45分）36、（6分）分析图示的同步时序逻辑电路，列出驱动方程，状态方程，输出方程，状态转移表，状态图，说明当X输入不同信号时时序电路的逻辑功能有什么不同。37、（6分）分析图示的时序逻辑电路，列出驱动方程，状态方程，状态

9、转移表，状态图，说明是几进制计数器 。 38、（6分）分析图示的时序逻辑电路，指出其类型，列出驱动方程，状态方程，输出方程，状态转移表，状态图，说明其功能，有否自启动功能。39、（6分）分析图示的时序逻辑电路，指出其类型，列出驱动方程，状态方程，输出方程，状态转移表，状态图，说明其功能，有否自启动功能。 40、（7分）用下降沿触发的JK触发器设计一个9进制同步计数器，要求该计数器按自然态序进行计数。41、（7分）用上升沿触发的维持阻塞D触发器，设计一个满足如下图所示状态转换关系的同步时序逻辑电路。 42、（7分）用下降沿触发的JK触发器，设计一个满足如下图所示时序关系的同步时序逻辑电路。- 4 -