PCB设计技巧百问.doc

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1、PCB设计技巧百问 本文由mac10wyh贡献 pdf文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。 PCB设计技巧百问 1.如何选择PCB板材？ 选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。 设计需求 包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时 这材质问题会比较重要。例如，现在常用的FR-4 材质，在几个GHz的频率时的 介质损(dielectric loss)会对信号衰减有很大的影响， 可能就不合用。 就电气而言， 要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。

2、2.如何避免高频干扰？ 避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰， 也就是所谓的串扰 (Crosstalk)。 可用拉大高速信号和模拟信号之间的距离， 或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。 3.在高速设计中，如何解决信号的完整性问题？ 信号完整性基本上是阻抗匹配的问题。 而影响阻抗匹配的因素有信号源的架构和 输出阻抗(output impedance),走线的特性阻抗，负载端的特性，走线的拓朴 (topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。 4.差分布线方式是如何实现的？

3、 差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间 距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有 两种，一为两条线走在同一走线层(side-by-side),一为两条线走在上下相邻两层 (over-under)。一般以前者side-by-side实现的方式较多。 5.对于只有一个输出端的时钟信号线，如何实现差分布线？ 要用差分布线一定是信号源和接收端也都是差分信号才有意义。 所以对只有一个 输出端的时钟信号是无法使用差分布线的。 6.接收端差分线对之间可否加一匹配电阻？ 接收端差分线对间的匹配电阻通常会加，其值应等于差分阻抗的值。这样信号品 质

4、会好些。 7.为何差分对的布线要靠近且平行？ 对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会 影响到差分阻抗(differential impedance)的值，此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近，差分阻抗就会不 一致，就会影响信号完整性(signal integrity)及时间延迟(timing delay)。 8.如何处理实际布线中的一些理论冲突的问题 1.基本上，将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分 割的地方(moat),还有不要让电源和信号的回流电流路径(returning curren

5、t path) 变太大。 2.晶振是模拟的正反馈振荡电路， 要有稳定的振荡信号， 必须满足loop gain与phase的规范，而这模拟信号的振荡规范很容易受到干扰，即使加ground guard traces可能也无法完全隔离干扰。而且离的太远，地平面上的噪声也会影 响正反馈振荡电路。所以，一定要将晶振和芯片的距离进可能靠近。 3.确实高 速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead,不能造成信号的一些电气特性不符合规范。 所以， 最好先用安排走线和PCB 叠层的技巧来解决或减少EMI的问题，如高速信号走内层。最后才用电阻电容或 ferrite

6、 bead的方式，以降低对信号的伤害。 9.如何解决高速信号的手工布线和自动布线之间的矛盾？ 现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及 过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如，是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式，能否控制差 分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想 法。另外，手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如，走线 的推挤能力，过孔的推挤能力，甚至走线对敷铜的推挤能力等等。所以，选择一 个绕线引擎能力强的布线器，才是解决之道。 10.关于test

7、 coupon。 test coupon是用来以TDR (Time Domain Reflectometer)测量所生产的PCB板的 特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。所 以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。最 重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip),所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。详情参考如 下 链 接 1. http:/www.P (点

8、选Application notes)11.在高速PCB设 计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如 何分配？ 一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意 敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要 影响到它层的特性阻抗，例如在dual stripline的结构时。 12.是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地 平面之间的信号是否可以使用带状线模型计算？ 是的，在计算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板： 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型

9、是以电源平面为参考平面 的微带线模型。 13.在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的 测试要求吗？ 一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合 测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办 法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。 14.添加测试点会不会影响高速信号的质量？ 至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。 基本上外 加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从 线上拉一小段线出来。前者相当于是加上一个很小的电容在线上

10、，后者则是多了 一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信 号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则 上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。 15.若干PCB组成系统，各板之间的地线应如何连接？ 各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送 到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。 这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相 互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降

11、低地 层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地 层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电 流从这个地方走),降低对其它较敏感信号的影响。 16.能介绍一些国外关于高速PCB设计的技术书籍和资料吗？ 现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面， PCB板的工作频率已达GHz上下，迭层数就我所知有到 40 层之多。计算机相关 应用也因为芯片的进步，无论是一般的PC或服务器(Server),板子上的最高工作 频率也已经达到 400MHz (如Rambus)以上。因应这高速高密度走线需求，盲埋 孔(blind/buri

12、ed vias).mircrovias及build-up制程工艺的需求也渐渐越来越多。这 些设计需求都有厂商可大量生产。 以下提供几本不错的技术书籍： 1.Howard W. Johnson,“High-Speed Digital Design A Handbook of Black Magic” ； 2.Stephen H. Hall,“High-Speed Digital System Design”； 3.Brian Yang,“Digital Signal Integrity”；4.Dooglas Brook,“Integrity Issues and printed Circuit

13、Board Design”。 17.两个常被参考的特性阻抗公式： a.微带线(microstrip) Z=87/sqrt(Er+1.41)ln5.98H/(0.8W+T)其中，W为线宽， T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数 (dielectric constant)。此公式必须在 0.1(W/H)2.0 及 1(Er)15 的情况才能应 用。 b.带状线(stripline) Z=60/sqrt(Er)ln4H/0.67(T+0.8W)其中，H为两参 考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H0.35 及 T/H100MHz)高密度P

14、CB设计中的技巧？ 在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的， 因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几 个注意的地方： 1.控制走线特性阻抗的连续与匹配。 2.走线间距的大校一般常 看到的间距为两倍线宽。 可以透过仿真来知道走线间距对时序及信号完整性的影 响，找出可容忍的最小间距。不同芯片信号的结果可能不同。 3.选择适当的端 接方式。 4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一 起，因为这种串扰比同层相邻走线的情形还大。 5.利用盲埋孔(blind/bur

15、ied via) 来增加走线面积。 但是PCB板的制作成本会增加。 在实际执行时确实很难达到完 全平行与等长， 不过还是要尽量做到。 除此以外， 可以预留差分端接和共模端接， 以缓和对时序与信号完整性的影响。 23.模拟电源处的滤波经常是用LC电路。但是为什么有时LC比RC滤波效果差？ LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因 为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低， 而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代 价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。 24.滤波时选用电

16、感，电容值的方法是什么？ 电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。 如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流 流经此电感的速度，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪 声规范值的大小有关。 纹波噪声值要求越小， 电容值会较大。 而电容的ESR/ESL 也会有影响。另外，如果这LC是放在开关式电源(switching regulation power)的 输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。 25.

17、如何尽可能的达到EMC要求，又不致造成太大的成本压力？ PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加 了ferrite bead.choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其 它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计 技巧提供几个降低电路产生的电磁辐射效应。 1.尽可能选用信号斜率(slew rate) 较慢的器件，以降低信号所产生的高频成分。 2.注意高频器件摆放的位置，不 要太靠近对外的连接器。 3.注意高速信号的阻抗匹配，走线层及其回流电流路 径(return current path),以减少高频的反射与辐射

18、。 4.在各器件的电源管脚放置 足够与适当的去耦合电容以缓和电源层和地层上的噪声。 特别注意电容的频率响 应与温度的特性是否符合设计所需。 5.对外的连接器附近的地可与地层做适当 分 割 ， 并 将 连 接 器 的 地 就 近 接 到 chassis ground 。 6. 可 适 当 运 用 ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走 线特性阻抗的影响。 7.电源层比地层内缩 20H,H为电源层与地层之间的距离。 26.当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何 在？ 将数/模地分开

19、的原因是因为数字电路在高低电位切换时会在电源和地产生噪 声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区 域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交 叉，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟 电路区域距产生大噪声的数字电路区域较远时使用。 27.另一种作法是在确保数/模分开布局，且数/模信号走线相互不交叉的情况下， 整个PCB板地不做分割，数/模地都连到这个地平面上。道理何在？ 数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径 (return current path)会尽量沿着走线的下方附近的地流回

20、数字信号的源头， 若数 模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。 28.在高速PCB设计原理图设计时，如何考虑阻抗匹配问题？ 在设计高速PCB电路时， 阻抗匹配是设计的要素之一。 而阻抗值跟走线方式有绝 对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline),与参 考层(电源层或地层)的距离， 走线宽度， PCB材质等均会影响走线的特性阻抗值。 也就是说要在布线后才能确定阻抗值。 一般仿真软件会因线路模型或所使用的数 学算法的限制而无法考虑到一些阻抗不连续的布线情况， 这时候在原理图上只能 预留一些termina

21、tors(端接),如串联电阻等，来缓和走线阻抗不连续的效应。真正 根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 29.哪里能提供比较准确的IBIS模型库？ IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料， 一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多),而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同 芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会 随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准 确模型资料，因为没有其它人会比他

22、们更清楚他们的器件是由何种工艺做出来 的。 如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。 30.在高速PCB设计时，设计者应该从那些方面去考虑EMC.EMI的规则呢？ 一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面。 前者归属于频率较高的部分(30MHz)后者则是较低频的部分(30MHz).所以不 能只注意高频而忽略低频的部分。一个好的EMI/EMC设计必须一开始布局时就 要考虑到器件的位置， PCB迭层的安排，重要联机的走法，器件的选择等，如 果这些没有事前有较佳的安排，事后解决则会事倍功半，增加成本。例如时钟产

23、 生器的位置尽量不要靠近对外的连接器， 高速信号尽量走内层并注意特性阻抗匹 配与参考层的连续以减少反射，器件所推的信号之斜率(slew rate)尽量小以减低 高频成分， 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求 以降低电源层噪声。 另外， 注意高频信号电流之回流路径使其回路面积尽量小(也 就是回路阻抗loop impedance尽量小)以减少辐射。还可以用分割地层的方式以 控制高频噪声的范围。最后，适当的选择PCB与外壳的接地点(chassis ground)。 31.如何选择EDA工具？ 目前的pcb设计软件中， 热分析都不是强项， 所以并不建议选用

24、， 其它的功能 1.3.4 可以选择PADS或Cadence性能价格比都不错。 PLD的设计的初学者可以采用 PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。 32.请推荐一种适合于高速信号处理和传输的EDA软件。 常规的电路设计，INNOVEDA的 PADS就非常不错，且有配合用的仿真软件， 而这类设计往往占据了 70%的应用场合。在做高速电路设计，模拟和数字混合 电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor 的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。(大 唐电信技术专家王升) 33.对PCB板各层含义的解释

25、 Topoverlay -顶层器件名称，也叫 top silkscreen或者 top component legend, 比如 R1 C5, IC10.bottomoverlay-同理multilayer-如果你设计一个 4 层板，你放 置一个 free pad or via,定义它作为multilay那么它的pad就会自动出现在 4 个层 上，如果你只定义它是top layer,那么它的pad就会只出现在顶层上。 34.2G以上高频PCB设计，走线，排版，应重点注意哪些方面？ 2G以上高频PCB属于射频电路设计，不在高速数字电路设计讨论范围内。而射 频电路的布局(layout)和布线(ro

26、uting)应该和原理图一起考虑的， 因为布局布线都 会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，特殊形 状铜箔实现，因此要求EDA工具能够提供参数化器件，能够编辑特殊形状铜箔。 Mentor公司的boardstation中有专门的RF设计模块，能够满足这些要求。而且， 一般射频设计要求有专门射频电路分析工具，业界最著名的是agilent的eesoft, 和Mentor的工具有很好的接口。 35.2G以上高频PCB设计，微带的设计应遵循哪些规则？ 射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这 个场提取工具中规定。 36.对于全数字信号的PCB,板上

27、有一个 80MHz的钟源。除了采用丝网(接地)外， 为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？ 确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心 时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号 变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号 沿满足要求(一般时钟为沿有效信号),在计算系统时序时， 要算上时钟在驱动芯片 内时延。 37.如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输 受到的影响小？ 时钟信号越短，传输线效应越校采用单独的时钟信号板，会增加信号布线长度。 而且单板的接地供电也是

28、问题。如果要长距离传输，建议采用差分信号。LVDS 信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。 38.27M,SDRAM时钟线(80M-90M),这些时钟线二三次谐波刚好在VHF波段，从 接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？ 如果是三次谐波大， 二次谐波小， 可能因为信号占空比为 50%,因为这种情况下， 信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时 钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速 率。源端匹配值，可以采用下图公式得到。 39.什么是走线的拓扑架构？ Topology,有的也叫routin

29、g order.对于多端口连接的网络的布线次序。 40.怎样调整走线的拓扑架构来提高信号的完整性？ 这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴 影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓 朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。 41.怎样通过安排迭层来减少EMI问题？ 首先，EMI要从系统考虑，单凭PCB无法解决问题。层叠对EMI来讲，我认为主 要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层 紧耦合，适当比电源层外延，对抑制共模干扰有好处。 42.为何要铺铜？ 一般铺铜有几个方面原因

30、。，EMC.对于大面积的地或电源铺铜，会起到屏蔽 作用，有些特殊地，如PGND起到防护作用。，PCB工艺要求。一般为了保证 电镀效果，或者层压不变形，对于布线较少的PCB板层铺铜。，信号完整性要 求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然还有散 热，特殊器件安装要求铺铜等等原因。 43.在一个系统中，包含了dsp和pld,请问布线时要注意哪些问题呢？ 看你的信号速率和布线长度的比值。 如果信号在传输线上的时延和信号变化沿时 间可比的话，就要考虑信号完整性问题。另外对于多个DSP,时钟，数据信号走 线拓普也会影响信号质量和时序，需要关注。 44.除protel工具布线外，还

31、有其他好的工具吗？ 至于工具，除了PROTEL,还有很多布线工具，如MENTOR的WG2000,EN2000 系列和powerpcb,Cadence的allegro,zuken的cadstar,cr5000 等，各有所长。 45.什么是“信号回流路径”？ 信号回流路径，即return current。高速数字信号在传输时，信号的流向是从驱动 器沿PCB传输线到负载， 再由负载沿着地或电源通过最短路径返回驱动器端。 这 个在地或电源上的返回信号就称信号回流路径。Dr.Johson在他的书中解释，高 频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI 分析的就是这个围场的电磁特

32、性，以及他们之间的耦合。 46.如何对接插件进行SI分析？ 在IBIS3.2 规范中，有关于接插件模型的描述。一般使用EBD模型。如果是特殊 板，如背板，需要SPICE模型。也可以使用多板仿真软件(HYPERLYNX或 IS_multiboard),建立多板系统时，输入接插件的分布参数，一般从接插件手册中 得到。当然这种方式会不够精确，但只要在可接受范围内即可。 47.请问端接的方式有哪些？ 端接(terminal),也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源 端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上 拉，电阻下拉，戴维南匹配，AC匹配，肖特基二极管

33、匹配。 48.采用端接(匹配)的方式是由什么因素决定的？ 匹配采用方式一般由BUFFER特性，拓普情况，电平种类和判决方式来决定，也 要考虑信号占空比，系统功耗等。 49.采用端接(匹配)的方式有什么规则？ 数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到 可以确定的信号。对于电平有效信号，在保证建立。保持时间的前提下，信号质 量稳定； 对延有效信号， 在保证信号延单调性前提下， 信号变化延速度满足要求。 MentorICX产品教材中有关于匹配的一些资料。 High Speed Digital design 另外 a hand book of blackmagic有一章专

34、门对terminal的讲述，从电磁波原理上讲 述匹配对信号完整性的作用，可供参考。 50.能否利用器件的IBIS模型对器件的逻辑功能进行仿真？如果不能，那么如何 进行电路的板级和系统级仿真？ IBIS模型是行为级模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或 者其他结构级模型。 免串扰？ 变化的信号(例如阶跃信号)沿传输线由A到B传播，传输线C-D上会产生耦合信 号，变化的信号一旦结束也就是信号恢复到稳定的直流电平时，耦合信号也就不 存在了，因此串扰仅发生在信号跳变的过程当中，并且信号沿的变化(转换率)越 快，产生的串扰也就越大。空间中耦合的电磁场可以提取为无数耦合电容和耦合 电感

35、的集合， 其中由耦合电容产生的串扰信号在受害网络上可以分成前向串扰和 反向串扰Sc,这个两个信号极性相同；由耦合电感产生的串扰信号也分成前向串 扰和反向串扰SL,这两个信号极性相反。耦合电感电容产生的前向串扰和反向串 扰同时存在，并且大小几乎相等，这样，在受害网络上的前向串扰信号由于极性 相反，相互抵消，反向串扰极性相同，叠加增强。串扰分析的模式通常包括默认 模式， 三态模式和最坏情况模式分析。 默认模式类似我们实际对串扰测试的方式， 即侵害网络驱动器由翻转信号驱动，受害网络驱动器保持初始状态(高电平或低 电平),然后计算串扰值。这种方式对于单向信号的串扰分析比较有效。三态模式 是指侵害网络驱

36、动器由翻转信号驱动，受害的网络的三态终端置为高阻状态，来 检测串扰大校这种方式对双向或复杂拓朴网络比较有效。 最坏情况分析是指将受 害网络的驱动器保持初始状态， 仿真器计算所有默认侵害网络对每一个受害网络 的串扰的总和。这种方式一般只对个别关键网络进行分析，因为要计算的组合太 多，仿真速度比较慢。 72.导带，即微带线的地平面的铺铜面积有规定吗？ 对于微波电路设计， 地平面的面积对传输线的参数有影响。 具体算法比较复杂(请 参阅安杰伦的EESOFT有关资料)。 而一般PCB数字电路的传输线仿真计算而言， 地平面面积对传输线参数没有影响，或者说忽略影响。 73.在EMC测试中发现时钟信号的谐波超

37、标十分严重，只是在电源引脚上连接去 耦电容。在PCB设计中需要注意哪些方面以抑止电磁辐射呢？ EMC的三要素为辐射源，传播途径和受害体。传播途径分为空间辐射传播和电 缆传导。所以要抑制谐波，首先看看它传播的途径。电源去耦是解决传导方式传 播，此外，必要的匹配和屏蔽也是需要的。 74.采用 4 层板设计的产品中，为什么有些是双面铺地的，有些不是？ 铺地的作用有几个方面的考虑：1,屏蔽；2,散热；3,加固；4,PCB工艺加工需要。 所以不管几层板铺地，首先要看它的主要原因。这里我们主要讨论高速问题，所 以主要说屏蔽作用。表面铺地对EMC有好处，但是铺铜要尽量完整，避免出现 孤岛。一般如果表层器件布

38、线较多，很难保证铜箔完整，还会带来内层信号跨分 割问题。所以建议表层器件或走线多的板子，不铺铜。 75.对于一组总线(地址， 数据， 命令)驱动多个(多达 4,5 个)设备(FLASH,SDRAM, 其他外设)的情况，在PCB布线时，采用那种方式？ 布线拓扑对信号完整性的影响，主要反映在各个节点上信号到达时刻不一致，反 射信号同样到达某节点的时刻不一致，所以造成信号质量恶化。一般来讲，星型 拓扑结构，可以通过控制同样长的几个stub,使信号传输和反射时延一致，达到 比较好的信号质量。在使用拓扑之间，要考虑到信号拓扑节点情况。实际工作原 理和布线难度。不同的buffer,对于信号的反射影响也不一

39、致，所以星型拓扑并不 能很好解决上述数据地址总线连接到flash和sdram的时延， 进而无法确保信号的 质量；另一方面，高速的信号一般在dsp和sdram之间通信，flash加载时的速率 并不高，所以在高速仿真时只要确保实际高速信号有效工作的节点处的波形，而 无需关注flash处波形；星型拓扑比较菊花链等拓扑来讲，布线难度较大，尤其 大量数据地址信号都采用星型拓扑时。附图是使用Hyperlynx仿真数据信号在 DDRDSPFLASH 拓 扑 连 接 ， 和 DDRFLASHDSP 连 接 时 在 150MHz时的仿真波形。 可以看到， 第二种情形， DSP处信号质量更好， 而FLASH 处波

40、形较差，而实际工作信号时DSP和DDR处的波形。 76.频率 30M以上的PCB,布线时使用自动布线还是手动布线； 布线的软件功能都 一样吗？ 是否高速信号是依据信号上升沿而不是绝对频率或速度。 自动或手动布线要看软 件布线功能的支持，有些布线手工可能会优于自动布线，但有些布线，例如查分 布线， 总线时延补偿布线， 自动布线的效果和效率会远高于手工布线。 一般 PCB 基材主要由树脂和玻璃丝布混合构成，由于比例不同，介电常数和厚度都不同。 一般树脂含量高的，介电常数越小，可以更保具体参数，可以向PCB生产厂家咨 询。另外，随着新工艺出现，还有一些特殊材质的PCB板提供给诸如超厚背板或 低损耗射

41、频板需要。 77.在PCB设计中，通常将地线又分为保护地和信号地；电源地又分为数字地和 模拟地，为什么要对地线进行划分？ 划分地的目的主要是出于EMC的考虑，担心数字部分电源和地上的噪声会对其 他信号，特别是模拟信号通过传导途径有干扰。至于信号的和保护地的划分，是 因为EMC中ESD静放电的考虑，类似于我们生活中避雷针接地的作用。无论怎 样分，最终的大地只有一个。只是噪声泻放途径不同而已。 78.在布时钟时，有必要两边加地线屏蔽吗？ 是否加屏蔽地线要根据板上的串扰/EMI情况来决定， 而且如对屏蔽地线的处理不 好，有可能反而会使情况更糟。 79.布不同频率的时钟线时有什么相应的对策？ 对时钟线

42、的布线，最好是进行信号完整性分析，制定相应的布线规则，并根据这 些规则来进行布线。 80.PCB单层板手工布线时，是放在顶层还是底层？ 如果是顶层放器件，底层布线。 81.PCB单层板手工布线时，跳线要如何表示？ 跳线是PCB设计中特别的器件，只有两个焊盘，距离可以定长的，也可以是可变 长度的。手工布线时可根据需要添加。板上会有直连线表示，料单中也会出现。 82.假设一片 4 层板，中间两层是VCC和GND,走线从top到bottom,从BOTTOM SIDE流到TOP SIDE的回流路径是经这个信号的VIA还是POWER？ 过孔上信号的回流路径现在还没有一个明确的说法， 一般认为回流信号会从

43、周围 最近的接地或接电源的过孔处回流。 一般EDA工具在仿真时都把过孔当作一个固 定集总参数的RLC网络处理，事实上是取一个最坏情况的估计。 83.“进行信号完整性分析，制定相应的布线规则，并根据这些规则来进行布线”， 此句如何理解？ 前仿真分析，可以得到一系列实现信号完整性的布局。布线策略。通常这些策略 会转化成一些物理规则，约束PCB的布局和布线。通常的规则有拓扑规则，长度 规则，阻抗规则，并行间距和并行长度规则等等。PCB工具可以在这些约束下， 完成布线。 当然， 完成的效果如何， 还需要经过后仿真验证才知道。 此外， Mentor 提供的ICX支持互联综合，一边布线，一边仿真，实现一次

44、通过。 84.怎样选择PCB的软件？ 选择PCB的软件，根据自己的需求。市面提供的高级软件很多，关键看看是否适 合您设计能力，设计规模和设计约束的要求。刀快了好上手，太快会伤手。找个 EDA厂商，请过去做个产品介绍，大家坐下来聊聊，不管买不买，都会有收获。 85.关于碎铜。浮铜的概念该怎么理解呢？ 从PCB加工角度， 一般将面积小于某个单位面积的铜箔叫碎铜， 这些太小面积的 铜箔会在加工时，由于蚀刻误差导致问题。从电气角度来讲，将没有合任何直流 网络连结的铜箔叫浮铜，浮铜会由于周围信号影响，产生天线效应。浮铜可能会 是碎铜，也可能是大面积的铜箔。 86.近端串扰和远端串扰与信号的频率和信号的上

45、升时间是否有关系？是否会随 着它们变化而变化？如果有关系，能否有公式说明它们之间的关系？ 应该说侵害网络对受害网络造成的串扰与信号变化沿有关，变化越快，引起的串 扰越大， (V=L*di/dt)。 串扰对受害网络上数字信号的判决影响则与信号频率有关， 频 率 越 快 ， 影 响 越 大 。 详 情 请 参 阅 相 关 链 接 ： M01.HTM 8400e4b 87. 在 PROTEL 中 如 何 画 绑 定 IC ？ p;topic_id=1000006921 具 体 讲 ， 在 PCB 中 使 用 机 械 层 画 邦 定 图 ， IC 衬 底 衬 根 据 IC SPEC. 决 定 接 vccgndfloat,用机械层print bonding drawing即可。 88.用PROTEL绘制原理图，制板时产生的网络表始终有错，无法自动产生PCB 板 ， 原 因 是 什 么 ？ p;topic_id=1000002221 可以根据原理图对生成的