第7章可编程逻辑器件.ppt

《第7章可编程逻辑器件.ppt》由会员分享，可在线阅读，更多相关《第7章可编程逻辑器件.ppt（144页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第七章第七章 可编程逻辑器件可编程逻辑器件7.1概述概述7.2可编程逻辑器件基础可编程逻辑器件基础PLD逻辑表示法逻辑表示法逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例7.3 通用阵列逻辑通用阵列逻辑GAL 2021/9/1717.1 概概 述述 PLD出现的背景出现的背景电路集成度不断提高电路集成度不断提高SSIMSILSIVLSI计算机技术的发展使计算机技术的发展使EDA技术得到广泛应用技术得到广泛应用设计方法的发展自下而上设计方法的发展自下而上自上而下自上而下用户需要设计自己需要的专用电路用户需要设计自己需要的专用电路专用集成电路（专用集成电路（ASICApplication

2、Specific Integrated Circuits）开发周期长，投入大，风险）开发周期长，投入大，风险大大可编程器件可编程器件PLD：开发周期短，投入小，风险小：开发周期短，投入小，风险小2021/9/1727.1 概概 述述 PLD器件的优点器件的优点集成度高，可以替代多至几千块通用集成度高，可以替代多至几千块通用IC芯片芯片极大减小电路的面积，降低功耗，提高可靠性极大减小电路的面积，降低功耗，提高可靠性具有完善先进的开发工具具有完善先进的开发工具提供语言、图形等设计方法，十分灵活提供语言、图形等设计方法，十分灵活通过仿真工具来验证设计的正确性通过仿真工具来验证设计的正确性可以反复地擦

3、除、编程，方便设计的修改和可以反复地擦除、编程，方便设计的修改和升级升级灵活地定义管脚功能，减轻设计工作量，缩灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间短系统开发时间,保密性好保密性好2021/9/1737.1 概概 述述 PLD的发展趋势的发展趋势向高集成度、高速度方向进一步发展向高集成度、高速度方向进一步发展最高集成度已达到最高集成度已达到400万门万门向低电压和低功耗方向发展向低电压和低功耗方向发展5V3.3V2.5V1.8V更低更低内嵌多种功能模块内嵌多种功能模块RAM，ROM，FIFO，DSP，CPU向数、模混合可编程方向发展向数、模混合可编程方向发展2021/9/1747

4、.1 概概 述述 大的大的PLD生产厂家生产厂家最大的最大的PLD供应商之一供应商之一FPGA的发明者，最大的的发明者，最大的PLD供供应商之一应商之一ISP技术的发明者技术的发明者提供军品及宇航级产品提供军品及宇航级产品2021/9/1757.1 概概 述述可编程专用集成电路可编程专用集成电路ASIC(Application Specific Integrated Circuit)是面向用户特定是面向用户特定用途或特定功能的大规模、超大规模集成电用途或特定功能的大规模、超大规模集成电路。路。分类：按功能分为数字的、模拟的、数字和分类：按功能分为数字的、模拟的、数字和模拟混和三种。按制造方式分

5、为全定制、半模拟混和三种。按制造方式分为全定制、半定制定制ASIC、可编程三种。、可编程三种。2021/9/176PLD器件的分类按集成度器件的分类按集成度可可 编编 程程 逻逻 辑辑 器器 件件(Programmable Logic Device)为通用器件，分为为通用器件，分为低密度低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成较小规模的逻辑电路只能完成较小规模的逻辑电路高密度，已经有超过高密度，已经有超过400万门的器件万门的器件EPLD,CPLD,FPGA可用于设计大规模的数字系统集成度高，甚至可用于设计大规模的数字系统集成度高，甚至可以做到可以做到SOC（S

6、ystem On a Chip）2021/9/177PLD器件的分类按结构特点器件的分类按结构特点基于与或阵列结构的器件阵列型基于与或阵列结构的器件阵列型PROM，EEPROM，PAL，GAL，CPLDCPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列基于门阵列结构的器件单元型基于门阵列结构的器件单元型现场可编程逻辑门阵列现场可编程逻辑门阵列 FPGA：是集成度和结：是集成度和结构复杂度最高的可编程构复杂度最高的可编程ASIC。运算器、乘法。运算器、乘法器、数字滤波器、二维卷积器等具有复杂算法器、数字滤波器、二维卷积器等具有复杂算法的逻辑单元和信号处理单元的逻辑设计可选用的逻辑

7、单元和信号处理单元的逻辑设计可选用FPGA实现。实现。2021/9/178按制造技术和编程方式进行分类按制造技术和编程方式进行分类熔丝或反熔丝编程器件熔丝或反熔丝编程器件Actel的的FPGA器件器件体积小，集成度高，速度高，易加密，抗干扰，耐体积小，集成度高，速度高，易加密，抗干扰，耐高温高温只能一次编程，在设计初期阶段不灵活只能一次编程，在设计初期阶段不灵活SRAM大多数公司的大多数公司的FPGA器件器件可反复编程，实现系统功能的动态重构可反复编程，实现系统功能的动态重构每次上电需重新下载，实际应用时需外挂每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序用于保存程序EEPROM

8、大多数大多数CPLD器件器件可反复编程可反复编程不用每次上电重新下载，但相对速度慢，功耗较大不用每次上电重新下载，但相对速度慢，功耗较大2021/9/179可编程可编程ASIC的编程方式的编程方式可编程可编程ASIC的编程方式有两种：的编程方式有两种：采用专用编程器进行编程采用专用编程器进行编程在系统编程在系统编程甩甩掉掉了了专专用用编编程程器器，而而且且也也不不用用将将芯芯片片从从电电路路系系统统取取下下，只只利利用用计计算算机机和和一一组组下下载载电电缆缆就就可可以以在在系系统统编程。编程。Lattice和和Xilinx等等几几家家大大公公司司现现在在都都有有在在系系统统可可编编程程ASI

9、C产产品品。在在系系统统编编程程方方式式方方便便了用户。了用户。2021/9/1710可编程可编程ASIC的一般开发步骤的一般开发步骤设计输入设计输入(entry)功能模拟功能模拟(function simulation)逻辑分割逻辑分割(partitioning)布局和布线布局和布线(place and routing)时间模拟时间模拟(timing simulation)写入下载数据写入下载数据(download)2021/9/1711ASIC开发步骤流程图开发步骤流程图2021/9/1712TOPDOWN设计思想设计思想自自顶顶向向下下（TOPDOWN）设设计计首首先先是是从从系系统统级

10、级开开始始入入手手。把把系系统统分分成成若若干干基基本本单单元元模模块块，然然后后再再把把作作为为基基本本单单元元的的这这些些模模块分成下一层的子模块。块分成下一层的子模块。图图7-2top-down设计图设计图2021/9/1713TOPDOWN设计思想设计思想采采用用TOPDOWN层层次次结结构构化化设设计计方方法法，设设计计者者可可在在一一个个硬硬件件系系统统的的不不同同层层次次的的模模块块下下进进行行设设计计。总总体体设设计计师师可可以以在在上上层层模模块块级级别别上上对对其其下下层层模模块块设计者所做的设计进行行为级模拟验证。设计者所做的设计进行行为级模拟验证。在在TOPDOWN的的

11、设设计计过过程程中中，划划分分每每一一个个层层次次模模块块时时要要对对目目标标模模块块做做优优化化，在在实实现现模模块块时时要要进进行行模模拟拟仿仿真真。虽虽然然TOPDOWN的的设设计计过过程程是是理理想想的的，但但它它的的缺缺点点是是得得到到的的最最小小可可实实现现的的物物理理单单元不标准，成本可能较高。元不标准，成本可能较高。2021/9/1714BOTTOMUP设计思想设计思想BOTTOMUP层次结构化设计是层次结构化设计是TOPDOWN设计的逆过程。设计的逆过程。它虽然也是从系统级开始的，即从图它虽然也是从系统级开始的，即从图7-2中中设计树的树根开始，但在层次模块划分时，设计树的树

12、根开始，但在层次模块划分时，首先考虑的是实现模块的基本物理单元是首先考虑的是实现模块的基本物理单元是否存在，划分过程必须是从存在的基本单否存在，划分过程必须是从存在的基本单元出发。元出发。2021/9/1715BOTTOMUP设计思想设计思想设计树最末枝上的单元要么是已经制造出设计树最末枝上的单元要么是已经制造出的单元，要么是已经开发成功的单元，或的单元，要么是已经开发成功的单元，或者是可以买得到的单元。者是可以买得到的单元。自底向上自底向上(BOTTOMUP)的设计过程采用的设计过程采用的全是标准单元，通常比较经济。的全是标准单元，通常比较经济。但完全采用自底向上的设计有时不能完全但完全采用

13、自底向上的设计有时不能完全达到指定的设计目标要求。达到指定的设计目标要求。2021/9/1716BOTTOMUP设计思想设计思想用可编程用可编程ASIC实现一个好的电子系统设计实现一个好的电子系统设计通常采用通常采用TOPDOWN和和BOTTOMUP两种方法的结合，充分考虑设计过程中多两种方法的结合，充分考虑设计过程中多个指标的平衡。个指标的平衡。2021/9/17177.2 可编程逻辑器件基础可编程逻辑器件基础PLD的逻辑表示的逻辑表示PLD中阵列及其阵列交叉点的逻辑表示中阵列及其阵列交叉点的逻辑表示PLD中基本逻辑单元的中基本逻辑单元的PLD表示表示逻辑阵列的逻辑阵列的PLD表示法应用举例

14、表示法应用举例2021/9/1718PLD的逻辑表示的逻辑表示PLD中阵列及其阵列交叉点的逻辑表示中阵列及其阵列交叉点的逻辑表示PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示2021/9/1719PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。所示的几种逻辑表示。(a)表示实体连结，就是行线和列线在这个交叉点表示实体连结，就是行线和列线在这个交叉点处实在连接，这个交叉点是不可编程点，在交叉点处实在连接，这个交叉点是不可编程点，在交叉点处

15、打上实心点。处打上实心点。2021/9/1720PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。所示的几种逻辑表示。(b)表示可编程连接。无论表示可编程连接。无论或或 表示该符号表示该符号所在行线和列线交叉处是可编程点，具有一个所在行线和列线交叉处是可编程点，具有一个可编程单元。可编程单元。2021/9/1721PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。所示的几种逻辑表示。在采用熔丝工艺的在采用

16、熔丝工艺的PLD器件中，器件出厂后用户器件中，器件出厂后用户编程之前，所有可编程点处的熔丝都处于接通状态，编程之前，所有可编程点处的熔丝都处于接通状态，习惯上都用习惯上都用表示熔丝接通，因此可编程点上处处表示熔丝接通，因此可编程点上处处都打都打或或 。2021/9/1722PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。所示的几种逻辑表示。PLD器件被用户编程后，可编程点上的熔丝有的器件被用户编程后，可编程点上的熔丝有的烧断，有的接通。编烧断，有的接通。编 程后可在编程点上仍打有程后可在编程点上仍

17、打有，这时的这时的表示可编程点被编程后熔丝接通。表示可编程点被编程后熔丝接通。2021/9/1723PLD中阵列交叉点的逻辑表示中阵列交叉点的逻辑表示PLD逻辑阵列中交叉点的连接方式采用图逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。所示的几种逻辑表示。熔丝烧断的可编程点上的熔丝烧断的可编程点上的消失，行线和列线不相消失，行线和列线不相接，这种情况用图接，这种情况用图(c)表示。表示。2021/9/1724PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示与阵列如图与阵列如图(a)所示。所示。在二极管与门的各支路在二极管与门的各支路与输出之间接入熔丝。与输出之间接入熔丝。熔

18、丝保留的各支路的输熔丝保留的各支路的输入为有效输入，输出入为有效输入，输出F是熔丝保留各支路输入是熔丝保留各支路输入的与逻辑函数。图的与逻辑函数。图(b)是是PLD表示。表示。图图(a)和图和图(b)是熔丝全部保留的与阵列表示情况。是熔丝全部保留的与阵列表示情况。F(A，B，C)=0。2021/9/1725PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示图图(c)是烧断是烧断3个熔丝的情况，图个熔丝的情况，图(d)是图是图(c)的的PLD表示。表示。2021/9/1726PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示可编程或阵列，其构成原理与可编程的与可编程或阵列，其构成

19、原理与可编程的与阵列相同。阵列相同。2021/9/1727PLD中与阵列和或阵列的逻辑表示中与阵列和或阵列的逻辑表示图图(c)是烧断是烧断1个熔丝的情况，图个熔丝的情况，图(d)是图是图(c)的的PLD表示。表示。2021/9/1728PLD的逻辑表示的逻辑表示PLD中基本逻辑单元的中基本逻辑单元的PLD表示表示输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器输出极性可编程的异或门输出极性可编程的异或门地址选择可编程的数据选择器地址选择可编程的数据选择器可编程数据分配器的逻辑表示可编程数据分配器的逻辑表示激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的PLD表示表示 PLD中与阵列的缺

20、省表示中与阵列的缺省表示双向输入双向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示2021/9/1729输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器在在PLD中有二种特殊的缓冲器，它们是输中有二种特殊的缓冲器，它们是输入缓冲器和反馈缓冲器，这二种缓冲器有入缓冲器和反馈缓冲器，这二种缓冲器有相同的电路构成，图相同的电路构成，图7-10给出它们的给出它们的PLD表示，它们是单输入、双输出的缓冲器单表示，它们是单输入、双输出的缓冲器单元，一个是高有效输出端，即同极性输出元，一个是高有效输出端，即同极性输出端。另一个是低有效输出端，即反极性输端。另一个是低有效输出端，即反极性输出端。出端。20

21、21/9/1730输入缓冲器和反馈缓冲器输入缓冲器和反馈缓冲器与曾经学过的输出三态缓冲器不同，注意二与曾经学过的输出三态缓冲器不同，注意二者之间的区别。者之间的区别。输入缓冲器和反馈缓冲器输出只有输入缓冲器和反馈缓冲器输出只有0、1两个两个逻辑状态。而输出三态缓冲器除了有逻辑状态。而输出三态缓冲器除了有0、1两两个逻辑状态外，还有一个称为高阻个逻辑状态外，还有一个称为高阻(Z)的状的状态。态。2021/9/1731输出极性可编程的异或门输出极性可编程的异或门在在PLD中中为为了了实实现现输输出出极极性性可可编编程程，常常采采用图用图(a)所示的异或门结构。所示的异或门结构。当熔丝烧断，异或门输

22、出极性为低有效，即当熔丝烧断，异或门输出极性为低有效，即 否则异或门输出高有效否则异或门输出高有效Q0=P 0=P。2021/9/1732输出极性可编程的异或门输出极性可编程的异或门图图(b)是编程后熔丝保留，输出极性编程为是编程后熔丝保留，输出极性编程为高有效。高有效。图图(c)是编程熔丝烧断，输出极性编程为是编程熔丝烧断，输出极性编程为低有效。低有效。2021/9/1733地址选择可编程的数据选择器地址选择可编程的数据选择器地址选择可编程的数据选择器如图地址选择可编程的数据选择器如图7-12所示。所示。地址选择端编程后，若列线与行线相接且接地，其输地址选择端编程后，若列线与行线相接且接地，

23、其输入为逻辑入为逻辑0。否则，列线与行线断开其输入为逻辑。否则，列线与行线断开其输入为逻辑1。二选一数二选一数据选择器据选择器四选一数四选一数据选择器据选择器根据编程情况，地址选择端的输入有根据编程情况，地址选择端的输入有00，01，10，11四种情况。四种情况。2021/9/1734激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的PLD表示表示时序记忆单元有二种，即锁存器和触发器。时序记忆单元有二种，即锁存器和触发器。输输出出的的状状态态只只受受输输入入激激励励信信号号控控制制的的时时序序记记忆单元是锁存器。忆单元是锁存器。只只有有在在时时钟钟信信号号控控制制下下才才能能得得到到

24、受受输输入入激激励励信信号号决决定定的的相相应应输输出出状状态态的的时时序序记记忆忆单单元元是是触发器。触发器。二二种种时时序序记记忆忆单单元元的的根根本本区区别别是是输输出出状状态态的的变化是否取决于时钟信号的控制。变化是否取决于时钟信号的控制。2021/9/1735激励方式可编程的时序记忆单元的激励方式可编程的时序记忆单元的PLD表示表示图图7-14是是激激励励方方式式可可编编程程的的时时序序记记忆忆单单元元的的PLD表示。表示。通过编程，使通过编程，使R/L端端为为0，Q端的输出状态只端的输出状态只与激励信号有关并受与激励信号有关并受D决定，图所示电路为决定，图所示电路为D锁存器。锁存器

25、。通过编程，若使通过编程，若使R/L端为端为1，电路只有在时，电路只有在时钟脉冲信号钟脉冲信号CLK的驱动的驱动下，下，Q端的状态变化受端的状态变化受D端的激励信号决定，端的激励信号决定，该电路具有该电路具有D触发器功触发器功能。能。2021/9/1736PLD中与阵列的缺省表示中与阵列的缺省表示在在PLD器件与阵列中常看到图器件与阵列中常看到图7-15中给出中给出的几种表示。输出为的几种表示。输出为Z1的与门的与门4个输入变个输入变量全部被编程后输入，量全部被编程后输入，4个交叉点均画个交叉点均画。因此，因此，2021/9/1737PLD中与阵列的缺省表示中与阵列的缺省表示同理：同理：Z2为

26、为Z1的缺省表示。这时的阵列交的缺省表示。这时的阵列交叉点上均未画叉点上均未画，而在与门符号内却画有，而在与门符号内却画有，。2021/9/1738PLD中与阵列的缺省表示中与阵列的缺省表示输出为输出为Z3的与门输入阵列交叉点上无的与门输入阵列交叉点上无，与门符号，与门符号内也无内也无，这是浮动状态的逻辑表示。浮动输入状，这是浮动状态的逻辑表示。浮动输入状态代表与阵列编程后熔丝全部熔断，态代表与阵列编程后熔丝全部熔断，4个输入全都个输入全都不同与门相接，相当与门输入悬空，与门输出为不同与门相接，相当与门输入悬空，与门输出为高电平，即输出逻辑高电平，即输出逻辑“1”2021/9/1739双向输入

27、双向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示双双向向输输入入/输输出出和和反反馈馈输输入入结结构构是是PLD结结构构的的特特点点之之一一，乘乘积积项项Pn+1为为三三态态输输出出缓缓冲冲器器的的使使能能端端控控制信号。制信号。1SmSmFeedback=Sm2021/9/1740双向输入双向输入/输出和反馈输入的逻辑表示输出和反馈输入的逻辑表示由由于于各各阵阵列列交交叉叉点点全全打打有有，所所以以n+1号号与与门门输输出出为为逻逻辑辑“0”，三三态态输输出出缓缓冲冲器器禁禁止止，其其输输出出为为高高阻。阻。0高阻高阻加到与加到与阵列上阵列上2021/9/1741逻辑阵列的逻辑阵列

28、的PLD表示法应用举例表示法应用举例二二位位串串行行进进位位加加法法器器的的原原理理框框图图如如图图7-18(a)所示。所示。输入输入输入输入输入输入输入输入输出输出其阵列表示如图其阵列表示如图7-18(b)所示。所示。2021/9/1742逻辑阵列的逻辑阵列的PLD表示法应用举例表示法应用举例2021/9/17437.3 通用阵列逻辑通用阵列逻辑GAL GAL(Generic Array Logic)的结构及其的结构及其工作原理工作原理GAL的基本阵列结构的基本阵列结构GAL的工作模式和逻辑组态的工作模式和逻辑组态GAL16V8的编程的编程 VHDL语言介绍语言介绍 GAL应用举例应用举例2

29、021/9/17447.3 通用阵列逻辑通用阵列逻辑GAL GAL的结构及其工作原理的结构及其工作原理GAL的基本阵列结构的基本阵列结构通用型通用型GAL16V8的电路结构的电路结构GAL16V8的结构控制字的结构控制字GAL16V8的的OLMCGAL的工作模式和逻辑组态的工作模式和逻辑组态GAL16V8的编程的编程2021/9/1745GAL的基本阵列结构的基本阵列结构图图7-19给出给出GAL的基本结构框图。的基本结构框图。2021/9/1746逻辑宏单元逻辑宏单元输入输入/输出口输出口输入口输入口时钟信时钟信号输入号输入使能控制使能控制可编程与阵列可编程与阵列固定或阵列固定或阵列2，3，

30、4，5，6，7，8，9是是专用输入引脚专用输入引脚1，11，12，13，14，17，18，19各引各引脚可通过编程组态脚可通过编程组态设为输入引脚设为输入引脚12，13，14，17，18，19各引脚可通各引脚可通过编程组态设为输过编程组态设为输出引脚，出引脚，15，16专专用输出引脚用输出引脚2021/9/1747 GAL的开发流程的开发流程(开发步骤开发步骤)建立用户源文件建立用户源文件用户源文件就是设计者书写的描述所要实现逻辑电路功用户源文件就是设计者书写的描述所要实现逻辑电路功能的软件程序的集合。其软件程序必须符合某一可编程能的软件程序的集合。其软件程序必须符合某一可编程逻辑设计语言的语

31、法规范。现在广泛使用的有逻辑设计语言的语法规范。现在广泛使用的有ABEL-HDL，VHDL，Verilog-VHDL等硬件描述语言。等硬件描述语言。编译用户源文件编译用户源文件要想使建立起来的用户源文件变成要下载的数据文件要想使建立起来的用户源文件变成要下载的数据文件(JEDEC)，必须经过若干步的语言处理程序。如语法检，必须经过若干步的语言处理程序。如语法检查、逻辑化简、功能模拟、时间模拟等。经过专用软件查、逻辑化简、功能模拟、时间模拟等。经过专用软件处理后，证明用户建立的源文件正确无误，最后将其转处理后，证明用户建立的源文件正确无误，最后将其转换成要下载的编程数据文件换成要下载的编程数据文

32、件(JEDEC)。把上述的一系列。把上述的一系列处理过程称为编译。处理过程称为编译。2021/9/1748器件编程器件编程在专用的软件系统环境下，启动编程器，使计算在专用的软件系统环境下，启动编程器，使计算机和编程器进行通信。将机和编程器进行通信。将JEDEC数据文件下载到数据文件下载到编程器上。编程器上。选择目标器件的制造厂家、型号进行器件匹配。选择目标器件的制造厂家、型号进行器件匹配。将将GAL器件插入插座并锁紧。这一步必须注意芯器件插入插座并锁紧。这一步必须注意芯片引脚序号与插座引脚号要对应。否则器件可能片引脚序号与插座引脚号要对应。否则器件可能被毁坏。被毁坏。下载编程。即将下载到编程器

33、上的下载编程。即将下载到编程器上的JEDEC数据文数据文件写入到件写入到GAL芯片中。芯片中。GAL的开发流程的开发流程(开发步骤开发步骤)2021/9/1749实际功能验证实际功能验证将芯片从编程器取下，放到实验电路中或实际将芯片从编程器取下，放到实验电路中或实际工作的系统中进行实际功能验证，如果功能正工作的系统中进行实际功能验证，如果功能正确，说明开发工作结束。如果功能验证不正确，确，说明开发工作结束。如果功能验证不正确，则还要返回到第一步重新修改设计。则还要返回到第一步重新修改设计。GAL的开发流程的开发流程(开发步骤开发步骤)2021/9/1750VHDL硬件描述语言硬件描述语言VHD

34、L硬硬件件描描述述语语言言的的英英文文全全名名是是Very High Speed Integrated Circuit Hardware Description Language，即即超超高高速速集集成成电电路路硬硬件件描描述述语语言言，以以下下简简称称为为VHDL语语言言。使使用用VHDL语语言言可可以以实实现现数数字字电电子子系系统统的的行行为为级级描描述述，RTL(寄寄存存器器传传输输级级)描描述述以以及及结结构构级级描描述述。目目前前在在国国内内外外应应用用的的硬硬件件描描述述语语言言有有许许多多种种，其其中中应应用用最最广广泛泛的的有有VHDL语言和语言和Verilog-HDL语言。

35、语言。2021/9/1751VHDL硬件描述语言硬件描述语言VHDL程序结构程序结构VHDL语言把一个设计单元作为一语言把一个设计单元作为一个设计实体处理，一个设计实体只个设计实体处理，一个设计实体只能唯一地对应一个设定单元。能唯一地对应一个设定单元。VHDL语言程序可由实体语言程序可由实体(Entity)说说明、结构体明、结构体(Architecture)、程序包、程序包(Package)、库、库(Library)、配置、配置(Configuration)5个部分组成。其中个部分组成。其中库、实体说明、结构体是一个库、实体说明、结构体是一个VHDL语言程序的基本组成部分。语言程序的基本组成部

36、分。一个实体说明可以对应多个结构体。一个实体说明可以对应多个结构体。2021/9/1752库说明库说明 实体说明实体说明端口说明端口说明 结构体结构体【例例】如图所示电路的如图所示电路的VHDL描述描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY example ISPORT(a:IN STD_LOGIC;b:IN STD_LOGIC;c:IN STD_LOGIC;y:OUT STD_LOGIC);END example;ARCHITECTURE arch OF example ISBEGIN y=a AND(b OR c);END arch;

37、2021/9/1753实体说明实体说明实体说明的书写格式如下所示：实体说明的书写格式如下所示：ENTITY IS GENERIC(类属说明类属说明);PORT(端口说明端口说明);实体语句部分实体语句部分;END ENTITY;其中其中“”中的部分是必选项，中的部分是必选项，“”中的部分是可选中的部分是可选项。项。2021/9/1754实体说明实体说明1.类属说明语句类属说明语句(GENERIC)类属说明语句必须放在端口说明语句之前，用以设定实体或元件类属说明语句必须放在端口说明语句之前，用以设定实体或元件的内部电路结构和规模，其书写格式如下：的内部电路结构和规模，其书写格式如下：GENERI

38、C(常数名：数据类型常数名：数据类型:=设定值设定值；常数名：数据类型常数名：数据类型:=设定值设定值)；例如：例如：GENERIC(m:TIME:=5 ns);指定了结构体内指定了结构体内m的值为的值为5ns。2021/9/1755实体说明实体说明2.端口说明端口说明(PORT)端口对应于电路图中元件符号的外部引脚。端口说明语句是对基本端口对应于电路图中元件符号的外部引脚。端口说明语句是对基本设计实体设计实体(单元单元)与外部接口的描述，也可以说是对外部引脚信号的与外部接口的描述，也可以说是对外部引脚信号的名称、数据类型和输入输出方向的描述。端口说明语句的一般格名称、数据类型和输入输出方向的

39、描述。端口说明语句的一般格式如下：式如下：PORT(端口名，端口名，端口名端口名：模式模式 数据类型名；数据类型名；端口名，端口名，端口名端口名：模式模式 数据类型名数据类型名)；2021/9/1756实体说明实体说明注意：注意：（1）端口名是赋给每个外部引脚的名称，通常用一个或几个英）端口名是赋给每个外部引脚的名称，通常用一个或几个英文字母，或者用英文字母加数字命名。各端口名在实体中必须文字母，或者用英文字母加数字命名。各端口名在实体中必须是唯一的，不能重复。是唯一的，不能重复。（2）模式用来说明信号的方向，详细的端口方向说明见下表。需）模式用来说明信号的方向，详细的端口方向说明见下表。需要

40、指出的是，要指出的是，BUFFER是是INOUT的子集；做输入时，信号不的子集；做输入时，信号不是由外部驱动，而是从输出反馈得到。是由外部驱动，而是从输出反馈得到。方向定方向定义义 含含 义义 IN 输输入入 OUT 输输出出(结结构体内不能再使用构体内不能再使用)INOUT 双向双向(可以可以输输入，也可以入，也可以输输出出)BUFFER 输输出出(结结构体内可再使用，可以由反构体内可再使用，可以由反馈馈得到得到)，可以，可以读读或写，或写，2021/9/1757实体说明实体说明（3）数据类型名则是端口信号的取值类型，有：）数据类型名则是端口信号的取值类型，有：BIT：位类型，取值：位类型，

41、取值0、1；BIT_VECTOR：位向量类型，是：位向量类型，是BIT的组合；的组合；STD_LOGIC：工业标准的逻辑类型，取值：工业标准的逻辑类型，取值0、1、X、Z等，由等，由 STD_LOGIC_1164程序包定义；程序包定义；INTEGER：整数类型，可用作循环指针或常数，通常不用作：整数类型，可用作循环指针或常数，通常不用作I/O信号；信号；BOOLEAN：布尔类型，取值：布尔类型，取值FALSE、TRUESTD_LOGIC_VECTOR：工业标准的逻辑向量类型，是：工业标准的逻辑向量类型，是STD_LOGIC的组合；的组合；2021/9/1758练习练习编写包含以下内容的实体代码

42、编写包含以下内容的实体代码编写包含以下内容的实体代码编写包含以下内容的实体代码端口端口端口端口 D D D D 为为为为12121212位输入总线位输入总线位输入总线位输入总线 端口端口端口端口 OE OE OE OE 和和和和 CLK CLK CLK CLK 都是都是都是都是1 1 1 1位输入位输入位输入位输入端口端口端口端口 AD AD AD AD 为为为为 12121212位双向总线位双向总线位双向总线位双向总线端口端口端口端口 A A A A为为为为12121212位输出总线位输出总线位输出总线位输出总线端口端口端口端口 INT INT INT INT 是是是是1 1 1 1位输出位

43、输出位输出位输出端口端口端口端口 AS AS AS AS 是一位输出同时被用作内部反馈是一位输出同时被用作内部反馈是一位输出同时被用作内部反馈是一位输出同时被用作内部反馈d11:0oeclkad11:0a11:0intas2021/9/1759练习练习LIBRARY ieee;LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_1164.ALL;ENTITY my_design IS PORT(ENTITY my_design IS PORT(d:IN std_logic_vector(11 DOWNTO 0);d:IN st

44、d_logic_vector(11 DOWNTO 0);oe,clk:IN std_logic;oe,clk:IN std_logic;ad:INOUT std_logic_vector(11 DOWNTO 0);ad:INOUT std_logic_vector(11 DOWNTO 0);a:OUT std_logic_vector(11 DOWNTO 0);a:OUT std_logic_vector(11 DOWNTO 0);int:int:OUT std_logic;OUT std_logic;as:as:BUFFER std_logic);BUFFER std_logic);END

45、my_design;END my_design;d11:0oeclkad11:0a11:0intas2021/9/1760结构体结构体用来描述实体的内部结构和逻辑功能用来描述实体的内部结构和逻辑功能用来描述实体的内部结构和逻辑功能用来描述实体的内部结构和逻辑功能必须和实体（必须和实体（必须和实体（必须和实体（ENTITYENTITY）相联系）相联系）相联系）相联系一个实体（一个实体（一个实体（一个实体（ENTITYENTITY）可以有多个结构体）可以有多个结构体）可以有多个结构体）可以有多个结构体结构体内部语句是并发的结构体内部语句是并发的结构体内部语句是并发的结构体内部语句是并发的结构体的书

46、写格式如下：结构体的书写格式如下：ARCHITECTURE OF IS 定义语句定义语句;BEGIN END；2021/9/1761结构体结构图结构体结构体结构体结构体定义语句定义语句定义语句定义语句功能描述语句功能描述语句功能描述语句功能描述语句块语句块语句块语句块语句进程语句进程语句进程语句进程语句信号赋值语句信号赋值语句信号赋值语句信号赋值语句子程序调用语句子程序调用语句子程序调用语句子程序调用语句元件例化语句元件例化语句元件例化语句元件例化语句由一系列并行执行语句由一系列并行执行语句构成的组合体，它的功能是将构成的组合体，它的功能是将结构体中的并行语句组成一个结构体中的并行语句组成一个

47、或多个子模块或多个子模块 定义顺序语句模块，用定义顺序语句模块，用以将从外部获得的信号值，或以将从外部获得的信号值，或内部的运算数据向其它的信号内部的运算数据向其它的信号进行赋值。进行赋值。将设计实体内的处理将设计实体内的处理结果向定义的信号或界面端结果向定义的信号或界面端口进行赋值口进行赋值用以调用过程或函数，用以调用过程或函数，并将获得的结果赋值于信号并将获得的结果赋值于信号对其它的设计实体作对其它的设计实体作元件调用说明，并将此元件元件调用说明，并将此元件的端口与其它的元件、信号的端口与其它的元件、信号或高层次实体的界面端口进或高层次实体的界面端口进行连接。行连接。2021/9/1762

48、结构体结构体定义语句位于定义语句位于ARCHITECTURE 和和BEGIN之间，用于对结构体之间，用于对结构体内部所使用的信号内部所使用的信号(SIGNAL)、常数、常数(CONSTANT)、数据类型、数据类型、元件元件(COMPONENT)和过程和过程(PROCEDURE)等进行定义。等进行定义。在实际的硬件电路设计中，当电路的规模较大时，全部电路用一在实际的硬件电路设计中，当电路的规模较大时，全部电路用一个模块来描述很不方便。一般情况下，是将整个电路分成若干相个模块来描述很不方便。一般情况下，是将整个电路分成若干相对独立的子模块来进行描述。对独立的子模块来进行描述。VHDL语言中常用的三

49、种子结构描语言中常用的三种子结构描述语句：述语句：BLOCK语句结构、语句结构、PROCESS语句结构和语句结构和SUBPROGRAM语句结构。语句结构。结构体内的语句是以并行方式工作的。结构体内的语句是以并行方式工作的。2021/9/17631.进程进程(PROCESS)语句结构语句结构进程和进程语句之间是并行关系进程和进程语句之间是并行关系进程内部是一组连续执行的顺序语句进程内部是一组连续执行的顺序语句进程语句与构造体中的其余部分进行信息交流是靠信号完成的进程语句与构造体中的其余部分进行信息交流是靠信号完成的PROCESS书写格式为：书写格式为：进程标号进程标号:PROCESS 敏感信号表

50、敏感信号表 IS 进程语句说明部分进程语句说明部分;BEGIN END PROCESS进程标号进程标号；2021/9/17641.进程进程(PROCESS)语句结构语句结构进程标号是进程的命名，是可选项。进程标号是进程的命名，是可选项。敏感信号表列出了进程语句敏感的所有信号，任意一个敏感信敏感信号表列出了进程语句敏感的所有信号，任意一个敏感信号改变，进程中由顺序语句定义的行为就会重新执行一遍。号改变，进程中由顺序语句定义的行为就会重新执行一遍。进程说明部分对该进程所需的局部数据环境进行定义。进程说明部分对该进程所需的局部数据环境进行定义。BEGIN和和END PROCESS之间是描述进程行为的