数字电子技术第6章半导体存储器和可编程逻辑器件_7989.ppt

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1、第6章半导体存储器和可编程逻辑器件6.1半导体存储器6.2可编程逻辑器件PLD2021/9/1716.1 半半导导体存体存储储器器半导体存贮器半导体存贮器能存放大量二值信息的半导体器件。能存放大量二值信息的半导体器件。存储器的主要性能指标存储器的主要性能指标:存储时间存储时间存储容量存储容量半导体存储器按存取功能可分为两大类。半导体存储器按存取功能可分为两大类。（1）只读存储器）只读存储器ROM ROM一般用来存放固定的程序和常数，所谓一般用来存放固定的程序和常数，所谓“只读只读”，是，是指不能随机写入。指不能随机写入。（2）随机存取存储器）随机存取存储器RAM RAM主要用于存放各种现场的输

2、入输出数据和中间运算结主要用于存放各种现场的输入输出数据和中间运算结果。其特点是能随机读出或写入。果。其特点是能随机读出或写入。2021/9/172存储器存储器 RAM(Random-Access Memory)ROM(Read-Only Memory)固定固定ROM可编程可编程ROMPROMEPROME2PROMSRAM(Static RAM)：静态：静态RAMDRAM(Dynamic RAM)：动态动态RAM6.1.1 随机存随机存储储器器RAM6.1.2 只只读读存存储储器器ROM2021/9/173几个基本概念：几个基本概念：存储容量（存储容量（M)：存储二值信息的总量。：存储二值信息

3、的总量。字数：字的总量。字数：字的总量。字长（位数）：表示一个信息多位二进制码称为一个字，字长（位数）：表示一个信息多位二进制码称为一个字，字的位数称为字长。字的位数称为字长。存储容量（存储容量（M)字数字数位数位数地址：每个字的编号。地址：每个字的编号。字数字数=2n（n为存储器外部地址线的线数）为存储器外部地址线的线数）2021/9/1746.1.1 随机存随机存储储器器RAM RAM可分为单极型和双极型：双极型工作速率高，但是可分为单极型和双极型：双极型工作速率高，但是集成度不如单极型的高。目前，由于工艺水平的不断提高，集成度不如单极型的高。目前，由于工艺水平的不断提高，单极型单极型RA

4、M的速率已经可以和双极型的速率已经可以和双极型RAM相比，而且单极相比，而且单极型型RAM具有功耗低的优点。这里只以单极型具有功耗低的优点。这里只以单极型RAM为例进行为例进行分析。分析。单极型单极型RAM又可分为静态又可分为静态RAM与动态与动态RAM：静态：静态RAM是用是用MOS管触发器来存储代码，所用管触发器来存储代码，所用MOS管较多、集成度低、管较多、集成度低、功耗也较大。动态功耗也较大。动态RAM是用栅极分布电容保存信息，它的存是用栅极分布电容保存信息，它的存储单元所需要的储单元所需要的MOS管较少，因此集成度高、功耗也小。静管较少，因此集成度高、功耗也小。静态态RAM使用方便，

5、不需要刷新。使用方便，不需要刷新。2021/9/175一、一、RAM的基本结构的基本结构 RAM的基本的基本结结构如下构如下图图所示：所示：存存储储矩矩阵阵地址地址译码译码器器 和和读读写写电电路路地址地址片片选选信号信号读读写控制信号写控制信号数据数据输输入入和和输输出信号出信号2021/9/176 下下图图是二元是二元寻寻址的址的M字字1位位RAM结结构构图图，它的存，它的存储储矩矩阵阵是是nm位。地址位。地址译码译码器分器分行行译码译码器和器和列列译码译码器，只有行及列共同器，只有行及列共同选选中的中的单单元才能元才能进进行行读读、写。、写。这这种种寻寻址的方式所需要行址的方式所需要行线

6、线和列和列线线的的总总数数较较少。例如要存少。例如要存储储256字字1位的容量，采用一元位的容量，采用一元寻寻址址就需要就需要256条字条字线线，若采用二元，若采用二元寻寻址只需址只需n=16，m=16，共，共32条条线线也就可以了。也就可以了。nmR列列 地地 址址 全全 0行行地地址址全全011W2021/9/177二、二、RAM的存储单元的存储单元1.静态随机存取存储器静态随机存取存储器(SRAM)SRAM的本结构CE OEWE=100高阻高阻CEOEWE=00X输入输入CEOEWE=010输出输出CEOEWE=011高阻高阻2021/9/178SRAM 的工作模式的工作模式 工作模式工

7、作模式 CE WE OE I/O0 I/Om-1 保持保持(微功耗微功耗)1 X X 高阻高阻 读读 0 1 0 数据输出数据输出 写写 0 0 X 数据输入数据输入 输出无效输出无效 0 1 1 高阻高阻 2021/9/179RAM存储单元存储单元 静态静态SRAM(Static RAM)双稳态存储单元双稳态存储单元电路电路列存储单元公用的门列存储单元公用的门控制管，与读写控制电路相接控制管，与读写控制电路相接Yi 1时导通时导通本单元门控制管本单元门控制管:控控制触发器与位线的制触发器与位线的接通。接通。Xi=1时导通时导通来自列地址译码来自列地址译码器的输出器的输出来自列地址译码来自列地

8、址译码器的输出器的输出2021/9/1710RAM存储单元存储单元 静态静态SRAM(Static RAM)T5、T6导通导通T7、T8均导通均导通Xi=1Yj=1触发器的输出与数据触发器的输出与数据线接通，该单元通过数线接通，该单元通过数据线读取数据。据线读取数据。触发器与位线接通触发器与位线接通2021/9/1711动态存储单元及基本操作原理动态存储单元及基本操作原理T存储单元存储单元写操作写操作:X=1 =0T导通，电容器导通，电容器C与位线与位线B连通连通 输入缓冲器被选通，输入缓冲器被选通，数据数据DI经缓冲器和经缓冲器和位线写入存储单元位线写入存储单元 如果如果DI为为1，则向，则

9、向电容器充电，电容器充电，C存存1;反之电容器放电反之电容器放电,C存存0。刷新刷新R行选线行选线X读读/写写输出缓冲器输出缓冲器/灵敏放大器灵敏放大器刷新缓冲器刷新缓冲器输入缓冲器输入缓冲器位位线线B2.动态随机存取存储器动态随机存取存储器2021/9/1712读操作读操作:X=1 =1T导通，电容器导通，电容器C与位线与位线B连通连通 输出缓冲器输出缓冲器/灵敏放大器灵敏放大器被选通，被选通，C中存储的数据中存储的数据通过位线和缓冲器输出通过位线和缓冲器输出 T刷新刷新R行选线行选线X输出缓冲器输出缓冲器/灵灵敏放大器敏放大器刷新缓冲器刷新缓冲器输入缓冲器输入缓冲器位位线线B每次读出后，必

10、须及时每次读出后，必须及时对读出单元刷新，即此对读出单元刷新，即此时刷新控制时刷新控制R也为高电平，也为高电平，则读出的数据又经刷新则读出的数据又经刷新缓冲器和位线对电容器缓冲器和位线对电容器C进行刷新。进行刷新。2021/9/17133.存储器容量的扩展存储器容量的扩展 位扩展可以利用芯片的并联方式实现。位扩展可以利用芯片的并联方式实现。CEA11A0WED0D1D2D3WECEA0A114K4位I/O0I/O1I/O2I/O3D12D13D14D15CEA0A114K4位I/O0I/O1I/O2I/O3WE(1)字长（位数）的扩展字长（位数）的扩展-用用4KX4位的芯片组成位的芯片组成4K

11、X16位的存储系统。位的存储系统。2021/9/1714RAM存储容量的扩展存储容量的扩展(2)(2)字数的扩展字数的扩展用用用用8KX8位的芯片组成位的芯片组成32KX8位的存储系统。位的存储系统。RAM1D0D7A0A12CE1芯片数=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1系统地址线数=15系统:A0A14A13A14?2000H2001H2002H3FFFH4000H400H4002H5FFFH6000H6001H6002H7FFFH0000H0001H0002H1FFFH芯片:A0A122021/9/171532K8位存储器系

12、统的地址分配表位存储器系统的地址分配表各RAM芯片译码器有效输出端扩展的地址输入端A14A138K8位RAM芯片地址输入端A12A11A10A9A8A7A6A5A4A3A2A1A0对应的十六进制地址码0000000000000000000000000001000000000001011111111111110000H0001H0002H1FFFH0100000000000000000000000001000000000001011111111111112000H2001H2002H3FFFH1000000000000000000000000001000000000001011111111111

13、114000H400H4002H5FFFHY0Y1Y2Y31100000000000000000000000001000000000001011111111111116000H6001H6002H7FFFH2021/9/1716 字数的扩展可以利用外加译码器控制存储器芯片的片选输字数的扩展可以利用外加译码器控制存储器芯片的片选输入端来实现。入端来实现。2021/9/17176.1.2 只只读读存存储储器器ROM 只读存储器，工作时内容只能读出，不能随时写入，所只读存储器，工作时内容只能读出，不能随时写入，所以称为只读存储器。以称为只读存储器。(Read-Only Memory)ROM的分类的分

14、类按写入情况划分按写入情况划分 固定固定ROM可编程可编程ROMPROMEPROME2PROM按存贮单元中按存贮单元中器件划分器件划分 二极管二极管ROM三极管三极管ROMMOS管管ROM一、一、ROM的的 定义与基本结构定义与基本结构2021/9/1718存储矩阵地址译码器地址输入ROM的定义与基本结构的定义与基本结构数据输出控制信号输入输出控制电路地址译码器存储矩阵输出控制电路2021/9/1719一、固定一、固定ROM 图图中采用一个中采用一个2线线4线线地址地址译码译码器将两个地址器将两个地址码码A0、Al译译成成四个地址四个地址W0W3。存。存储单储单元是由二极管元是由二极管组组成的

15、成的44存存储储矩矩阵阵，其中，其中1或或0代代码码是用二极管有无来是用二极管有无来设设置的。即当置的。即当译码译码器器输输出所出所对应对应的的W（字（字线线）为为高高时时，在，在线线上的二极管上的二极管导导通，将相通，将相应应的的D（位（位线线）与）与W相相连连使使D为为1，无二极管的，无二极管的D为为0，如，如图图中所存的信息中所存的信息为为：D0：0101；D1：1110；D2：0011；D3：1010。2021/9/1720三、三、ROM（二极管（二极管PROM）结构示意图结构示意图存储矩阵位线字线输出控制电路M=44地址译码器2021/9/1721字线与位线的交点都是一个字线与位线的

16、交点都是一个存储单元。交点处有二极管存储单元。交点处有二极管相当存相当存0 0，无二极管相当存，无二极管相当存1 1当当OE=1时输出为高阻状态时输出为高阻状态000101110010000101110010地址A1A0D3D2D1D0内容当OE=0时2021/9/1722字线存储矩阵位线字线与位线的字线与位线的交点都是一个交点都是一个存储单元。存储单元。交点处有交点处有MOS管相当存管相当存0，无，无MOS管管相当存相当存1。两维译码两维译码2021/9/1723四、紫外线擦除、电可编程的四、紫外线擦除、电可编程的EPROM2716器件器件 EPROM2716是是2118位可改位可改写存储器

17、，有写存储器，有11位地址线位地址线A0A10，产生字线为，产生字线为2048条，条，D7D0是是8位数据输出位数据输出/输入线，编程输入线，编程或读操作时，数据由此输入或输或读操作时，数据由此输入或输出。出。CS为片选控制信号，是低电为片选控制信号，是低电平有效。平有效。OE/PGM为读出为读出/写入控制端低写入控制端低电平时输出有效，高电平进行编程，电平时输出有效，高电平进行编程，写入数据。写入数据。2021/9/1724五、集成电路五、集成电路ROMAT27C010，128K8位ROM2021/9/1725工作模式工作模式A16 A0VPPD7 D0读读00XAiX数据输出数据输出输出无

18、效输出无效X1XXX高阻高阻等待等待1XXAiX高阻高阻快速编程快速编程010AiVPP数据输入数据输入编程校验编程校验001AiVPP数据输出数据输出2021/9/17266.2可编程逻辑器件PLD6.2.1PLD基本结构6.2.2PLD分类6.2.3通用阵列逻辑GAL6.2.4复杂可编程逻辑器件CPLD6.2.5现场可编程门阵列FPGA 可编程逻辑器件是一种可以由用户定义和设置逻可编程逻辑器件是一种可以由用户定义和设置逻辑功能的器件。该类器件具有逻辑功能实现灵活、集辑功能的器件。该类器件具有逻辑功能实现灵活、集成度高、处理速度快和可靠性高等特点。成度高、处理速度快和可靠性高等特点。2021

19、/9/17276.2.1 PLD基本结构基本结构与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和项PLD主体主体输入输入电路电路输入信号输入信号互补互补输入输入输出输出电路电路输出函数输出函数反馈输入信号反馈输入信号 可由或阵列直接输出，构成组合输出；可由或阵列直接输出，构成组合输出；通过寄存器输出，构成时序方式输出通过寄存器输出，构成时序方式输出。1、PLD的基本结构的基本结构2021/9/1728与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和项互补互补输入输入2021/9/17292.PLD的的逻辑符号表示方法逻辑符号表示方法(1)(1)连接的方式连接的方式2021/9/1730(2

20、)(2)基本门电路的表示方式基本门电路的表示方式L=ABC与门或门A B C DL ABC&LL=A+B+C+DAB C1L D2021/9/1731三态输出缓冲器三态输出缓冲器输出恒等于输出恒等于0 0的与门的与门输出为输出为1 1的与门的与门输入缓冲器输入缓冲器2021/9/1732(3)(3)简单的简单的PROMPROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：固定连接点固定连接点（与）（与）编程连接点编程连接点（或）（或）2021/9/17333.PLD的分类的分类PROMPLAPALGAL低密度可编程逻辑器件低密度可编程逻辑器件（LDPL

21、D）EPLDCPLDFPGA高密度可编程逻辑器件高密度可编程逻辑器件（HDPLD）可编程逻辑器件可编程逻辑器件（PLD）(1)按集成密度划分为按集成密度划分为2021/9/1734(2)按结构特点划分按结构特点划分n简单简单PLD(PAL，GAL)n复杂的可编程器件复杂的可编程器件(CPLD):CPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列n现场可编程门阵列现场可编程门阵列(FPGA)2021/9/1735PLD中的三种与、或阵列中的三种与、或阵列与阵列、或阵列均与阵列、或阵列均可编程可编程(PLA)与阵列固定，或阵与阵列固定，或阵列可编程列可编程(PROM)与阵列可编程，

22、或阵与阵列可编程，或阵列固定列固定(PAL和和GAL等等)(3)按按PLD中的与、或阵列是否编程分中的与、或阵列是否编程分2021/9/1736（4）PLD 实现组合逻辑电路实现组合逻辑电路例例1 1 由由PLA构成的逻辑电路如图所构成的逻辑电路如图所示，试写出该电路的逻辑表达式，示，试写出该电路的逻辑表达式，并确定其逻辑功能并确定其逻辑功能。写出该电路的逻辑表达式：写出该电路的逻辑表达式：2021/9/1737AnBnCnAnBnAnCnBnCn全加器全加器AnBnCnAnBnCnAnBnCn2021/9/1738例例2 试写出该电路的逻辑表达式。试写出该电路的逻辑表达式。2021/9/17

23、39用用PLDPLD实现逻辑电路的方法与过程实现逻辑电路的方法与过程 用可编程逻辑器件设计电路需要相应的开发软件平台用可编程逻辑器件设计电路需要相应的开发软件平台和编程器，可编程逻辑器件开发软件和相应的编程器多种和编程器，可编程逻辑器件开发软件和相应的编程器多种多样。多样。可编程逻辑器件设计电路过程如下图所示。可编程逻辑器件设计电路过程如下图所示。电电 路方路方 设案设案 计计设设计计输输入入优优化化电电路路选选择择器器件件编编程程 器时器时 件序件序 功检功检 能查能查 特别是一些较高级的软件平台，一个系统除了方案设特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用

24、编程软件自动完成。计和输入电路外，其它功能都可用编程软件自动完成。2021/9/1740从从组组合合电电路角度来看路角度来看:例例3：试试用适当容量的用适当容量的PROM实现实现两个两位二两个两位二进进制数比制数比较较的比的比较较器。器。（1）两个两位二）两个两位二进进制数分制数分别为别为A1A0和和B1B0，当，当A1A0大于大于B1B0时时，F11，A1A0等于等于B1B0时时，F21，A1A0小于小于B1B0时时，F31，下表，下表给给出了两位二出了两位二进进制数比制数比较结较结果的果的输输入入输输出出对对照表。照表。输输入地址信号入地址信号为电为电路的路的输输入入逻辑变逻辑变量量 存存

25、储储矩矩阵为阵为或或阵阵列把列把乘乘积项组积项组合成合成m个个逻辑逻辑函函数数输输出。出。地址地址译码译码器器产产生生2n个字个字线为线为固定与固定与阵阵列列产产生生2n个乘个乘积项积项2021/9/1741 由由此此可可写写出出输输出出逻逻辑辑函函数的最小数的最小项项表达式表达式为为：F1 m（4,8,9,12,13,14）F2 m（0,5,10,15）F3 m（1,2,3,6,7,11）（2）把）把A1A0和和B1B0作作为为PROM的的输输入信号，入信号，F1、F2和和F3为为或或阵阵列的列的输输出，下出，下图图是用是用PROM实现实现比比较较器的器的阵阵列列图图。2021/9/1742

26、 （3）选选用用PROM的容量的容量163位可位可满满足要求。足要求。实现简单实现简单的的组组合合逻辑电逻辑电路函路函数数方便方便。大多数大多数组组合合逻辑逻辑函数的最小函数的最小项项不超不超过过40个，使得个，使得PROM芯片的芯片的面面积积利用率不高，功耗增加。利用率不高，功耗增加。PROM与与阵阵列固定，必列固定，必须进须进行全行全译码译码，产产生全部的最小生全部的最小项项。4个地个地址址进进行全行全译码译码，产产生生16个乘个乘积项积项。0.163个个输输出出产产生生3个乘个乘积项积项之和函之和函数。数。为为解决解决这这一一问题问题，考，考虑虑与与阵阵列也列也设计设计成可成可编编程形式

27、来程形式来实现实现组组合合逻辑逻辑，由，由这这一一设设想想发发明了可明了可编编程程逻辑阵逻辑阵列列（PLA）。2021/9/1743例例4:试用试用PLA实现四位自然二进制码转换成四位格雷码。实现四位自然二进制码转换成四位格雷码。（1）设设四位自然二四位自然二进进制制码为码为B3B2B1B0，四位格雷，四位格雷码码为为G3G2G1G0，其，其对应对应的真的真值值表如下表所示。表如下表所示。NB3B2B1B0G3G2G1G0012345678910111213141500000001001000110100010101100111100010011010101111001101111011110

28、000000100110010011001110101010011001101111111101010101110011000 根据表列出根据表列出逻辑逻辑函数并函数并简简化，得最化，得最简输简输出表达式如出表达式如下：下：2021/9/1744 （2）转换转换器有四个器有四个输输入信号，化入信号，化简简后需用到后需用到7个不同的乘个不同的乘积积项项，组组成成4 个个输输出函数，故出函数，故选选用四用四输输入的入的74PLA实现实现，下，下图图是四是四位自然二位自然二进进制制码转换为码转换为四位格雷四位格雷码转换码转换器器PLA阵阵列列图图。右右图仅图仅用了七个乘用了七个乘积项积项，比，比PR

29、OM全全译码译码少用少用9个，个，实现实现的的逻辑逻辑功能是一功能是一样样的。从而降低了芯片的面的。从而降低了芯片的面积积，提高，提高了芯片的利用率，所以用它来了芯片的利用率，所以用它来实现实现多多输输入、多入、多输输出的复出的复杂杂逻辑逻辑函数函数较较PROM有有优优越之越之处处。PLA除除了了能能实实现现各各种种组组合合电电路路外外，还还可可以以在在或或阵阵列列之之后后接入触接入触发发器器组组，作，作为为反反馈输馈输入信号，入信号，实现时实现时序序逻辑电逻辑电路。路。4个个输输出出与与阵阵列列或或阵阵列列四个自然二四个自然二进进制制码输码输入入 七个乘七个乘积项积项2021/9/1745例

30、例5：PLA和和D触触发发器器组组成的同步成的同步时时序序电电路如路如图图所示，要求：所示，要求：（1）写出）写出电电路的路的驱动驱动方程、方程、输输出方程。出方程。（2）分析）分析电电路功能，画出路功能，画出电电路的状路的状态转换图态转换图。DQ0Q0DQ1Q1DQ2 Q2QCCCP解：（解：（1）根据根据PLA与或与或阵阵列的列的输输入入/输输出关系，出关系，可直接得到各触可直接得到各触发发器的器的激励方程及激励方程及输输出方程：出方程：D0=Q0+Q1Q0 D1=Q1Q0+Q1Q0D2=Q0 Q2+Q2Q0QCC=Q0 Q1Q2+Q0 Q1 Q2D0=Q0+Q1Q0D02021/9/17

31、46（2）先）先设设定定电电路的状路的状态态，根据触，根据触发发器的激励方程和器的激励方程和输输出方程，出方程，可列出下表所示的可列出下表所示的电电路状路状态转换态转换表。表。Q2 Q1 Q0D2 D1 D0Q2n+1Q1n+1Q0n+1QCC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 01 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 010000010根据状根据状态转换态转换表，画出下表，画出下图图所示的所示的电电路状路状态转换图态转换图。00010

32、1111110001011010100 该电该电路是能路是能够够自自启启动动的同步六的同步六进进制制计计数器。数器。2021/9/1747 从以上从以上设计设计可知，用可知，用PLA设计电设计电路具有路具有节节省省存存储单储单元等等元等等优优点。点。但是由于但是由于PLA制作工制作工艺艺复复杂杂，并且不具，并且不具备优备优秀的秀的软软件开件开发发工具的支持，使得工具的支持，使得PLA的性能价格的性能价格比不理想，使其比不理想，使其发发展受到限制。展受到限制。后后继继科技工作者科技工作者发发明了性能价格比更加良好明了性能价格比更加良好的器件可的器件可编编程程阵阵列列逻辑逻辑（PAL）。）。202

33、1/9/17486.2.3 通用阵列逻辑通用阵列逻辑GAL 采用采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的工艺和灵活的输出结构，有电擦写反复编程的特性。特性。与与PAL相比，相比，GAL的输出结构配置了可以任意组态的输出逻的输出结构配置了可以任意组态的输出逻辑宏单元辑宏单元OLMC（Output Logic Macro Cell）。）。2021/9/1749GAL和和PAL在结构上的区别见下图：在结构上的区别见下图：PAL结构GAL结构适当地适当地为为OLMC进进行编程，行编程，GAL就可以就可以在功能上代在功能上代替前面讨论替前面讨论过的过的PAL各各种类型及其种类型及其派生类

34、型。派生类型。2021/9/1750（一）（一）GAL器件结构和特点器件结构和特点 GAL器件型号定义和器件型号定义和PAL一样根据输入输出的数量来确定，一样根据输入输出的数量来确定，GAL16V8中的中的16表示阵列的输入端数量，表示阵列的输入端数量，8表示输出端数量，表示输出端数量，V则表示输出形式可以改变的普通型。则表示输出形式可以改变的普通型。1.GAL16V8的基本结构的基本结构8个输入缓冲器个输入缓冲器8个反馈缓冲器个反馈缓冲器一个共用时钟一个共用时钟CLK8个输出缓冲器个输出缓冲器8个个OLMC2021/9/17512.GAL输出逻辑宏单元输出逻辑宏单元OLMC的组成的组成 输出

35、逻辑宏单元输出逻辑宏单元OLMC 由或门、异或门、由或门、异或门、D触发器、多路选触发器、多路选择器择器MUX、时钟控制、使能控制和编程元件等组成，如下图：、时钟控制、使能控制和编程元件等组成，如下图：组合输出组合输出时序输出时序输出2021/9/17523.输出逻辑宏单元输出逻辑宏单元OLMC组态组态 输出逻辑宏单元由对输出逻辑宏单元由对AC1(n)和和AC0进行编程决定进行编程决定PTMUX、TSMUX、OMUX和和FMUX的输出，共有的输出，共有5种基本组态：种基本组态：专用输入组态、专用输出组态、复合输入专用输入组态、专用输出组态、复合输入/输出组态、寄输出组态、寄存器组态和寄存器组合

36、存器组态和寄存器组合I/O组态。组态。8个宏单元可以处于相同的个宏单元可以处于相同的组态，或者有选择地处于不同组态。组态，或者有选择地处于不同组态。(1)专用输入组态专用输入组态：I/O可以作为输入端，提供可以作为输入端，提供给相邻的逻辑宏单元。给相邻的逻辑宏单元。本级输入信号却来自本级输入信号却来自另一相邻宏单元。另一相邻宏单元。此时此时AC1(n)1，AC00，使，使TSMUX输出为输出为0，三，三态输出缓冲器的输出呈现态输出缓冲器的输出呈现高电阻，本单元输出功能高电阻，本单元输出功能被禁止。被禁止。0 12021/9/1753(2)专用输出组态：专用输出组态：本单元的反馈信本单元的反馈信

37、号和相邻单元的信号号和相邻单元的信号都被阻断。都被阻断。异或门的输出不经过异或门的输出不经过D触发器，直接由处于使能触发器，直接由处于使能状态的三态门输出。状态的三态门输出。通过编程，使第一通过编程，使第一条乘积项经过乘积项数条乘积项经过乘积项数据选择器作为或门的输据选择器作为或门的输入。入。AC1(n)0，AC00，四路反馈数据选择，四路反馈数据选择器器FMUX输出接在低输出接在低电平。电平。2021/9/1754（3）寄存器组态：当）寄存器组态：当AC1(n)0，AC01时，如下图所示。时，如下图所示。或门的输入有或门的输入有8个乘积项。个乘积项。此时此时OMUX选选中触发器的同相输中触发

38、器的同相输出出Q端作为输出信号。端作为输出信号。反馈输入信号来自反馈输入信号来自D触发器的反相端。触发器的反相端。OE、CLK作为输作为输出缓冲器的使能信号出缓冲器的使能信号和时钟，为公共端。和时钟，为公共端。2021/9/17554.GAL是继是继PAL之后具有较高性能的之后具有较高性能的PLD，和，和PAL相比，具有以相比，具有以 下特点：下特点：(1)有较高的通用性和灵活性：有较高的通用性和灵活性：它的每个逻辑宏单元可以根据它的每个逻辑宏单元可以根据 需要任意组态，既可实现组合电路，又可实现时序电路。需要任意组态，既可实现组合电路，又可实现时序电路。(2)100可编程：可编程：GAL采用

39、浮栅编程技术，使与阵列以及逻采用浮栅编程技术，使与阵列以及逻 辑宏单元可以反复编程，当编程或逻辑设计有错时，可辑宏单元可以反复编程，当编程或逻辑设计有错时，可 以擦除重新编程、反复修改，直到得到正确的结果，因以擦除重新编程、反复修改，直到得到正确的结果，因 而每个芯片可而每个芯片可100编程。编程。(3)100%可测试：可测试：GAL的宏单元接成时序状态，可以通过测的宏单元接成时序状态，可以通过测 试软件对它们的状态进行预置，从而可以随意将电路置试软件对它们的状态进行预置，从而可以随意将电路置 于某一状态，以缩短测试过程，保证电路在编程以后，于某一状态，以缩短测试过程，保证电路在编程以后，对编

40、程结果对编程结果100可测。可测。(4)高高性性能能的的E2COMS工工艺艺：GAL具具有有高高速速度度、低低功功耗耗的的特特点，并且编程数据可保存点，并且编程数据可保存20年以上。年以上。2021/9/1756（二）（二）GAL器件的编程方法和应用器件的编程方法和应用 对对GAL编程是设计电路的最后一个环节。除了对与阵编程是设计电路的最后一个环节。除了对与阵列编程之外，还要对逻辑宏单元进行编程，以达到预定的输列编程之外，还要对逻辑宏单元进行编程，以达到预定的输出逻辑关系。出逻辑关系。目前目前GAL的编程方法有两种：的编程方法有两种：一种是早期的一种是早期的GAL器件编程需要使用专门的编程器，

41、将器件编程需要使用专门的编程器，将需要编程的需要编程的GAL器件插入编程器进行编程，然后将编程后的器件插入编程器进行编程，然后将编程后的GAL器件连接在电路中的系统。器件连接在电路中的系统。另一种是新一代的另一种是新一代的GAL器件，可以脱离开编程器，直接器件，可以脱离开编程器，直接在设计者的电路系统上编程。在设计者的电路系统上编程。这样应当具备这样应当具备GAL编程的开发系统：编程的开发系统：软件开发平台软件开发平台和和硬硬件编程设备件编程设备，而软件平台是不可缺少的。，而软件平台是不可缺少的。2021/9/1757与与PAL、GAL相比，相比，CPLD的集成度更高，有更多的的集成度更高，有

42、更多的输入端、乘积项和更多的宏单元；输入端、乘积项和更多的宏单元；每个块之间可以使用可编程内部连线每个块之间可以使用可编程内部连线(或者称为可编程或者称为可编程的开关矩阵的开关矩阵)实现相互连接。实现相互连接。CPLD器件内部含有多个逻辑块，每个逻辑块都相当于器件内部含有多个逻辑块，每个逻辑块都相当于一个一个GAL器件器件;6.2.4复杂可编程逻辑器件复杂可编程逻辑器件CPLD2021/9/1758一、一、CPLD的结构的结构更多成积项、更多宏单元、更多的输入信号。更多成积项、更多宏单元、更多的输入信号。2021/9/1759通用的通用的CPLD器件逻辑块的结构器件逻辑块的结构 内部内部可编可

43、编程连程连线区线区 n n 宏单元宏单元 1 1 宏单元宏单元 2 2 宏单元宏单元 3 3 可编可编程乘程乘积项积项阵列阵列 乘积乘积项分项分配配 宏单元宏单元 m m 内部内部可编可编程连程连线区线区 m m m m I/OI/O 块块 Xilnx XG500:90个个36变量的乘积项变量的乘积项,宏单元宏单元36个个Altera MAX7000:80个个36变量的乘积项变量的乘积项,宏单元宏单元16个个2021/9/1760XG500系列乘积项分配和宏单元可编程可编程数据分配数据分配器器可编程数据可编程数据选择器选择器宏输出宏输出2021/9/1761可编程内部连线可编程内部连线可编程内

44、部连线的作用是实现逻辑块与逻辑块之间、逻辑块与可编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和块之间以及全局信号到逻辑块和I/O块之间的连接。块之间的连接。连线区的可编程连接一般由连线区的可编程连接一般由E2CMOS管实现。管实现。可编程连接原理图可编程连接原理图 内部连线内部连线 宏单元或宏单元或I/O连线连线 E2CMOS管管 T 当当E2CMOS管被编程为导通时，管被编程为导通时，纵线和横线连通；未被编程为截纵线和横线连通；未被编程为截止时，两线则不通止时，两线则不通。2021/9/1762I/O单元是单元是CPLD外部封装引脚和内部逻辑间的接口。

45、每个外部封装引脚和内部逻辑间的接口。每个I/O单元对应一个封装引脚，对单元对应一个封装引脚，对I/O单元编程，可将引脚定单元编程，可将引脚定义为输入、输出和双向功能。义为输入、输出和双向功能。I/O单元单元 数据选择器数据选择器提供提供OE号。号。OE=1,I/O引引脚为输出脚为输出2021/9/1763二、二、CPLD编程简介编程简介编程过程（编程过程（Download或或Configure）：将编程数据写入这些单）：将编程数据写入这些单元的过程。元的过程。用户在开用户在开发软件中发软件中输入设计输入设计及要求。及要求。检查、分析检查、分析和优化。完和优化。完成对电路的成对电路的划分、布局划

46、分、布局和布线和布线编程的实现：由可编程器件的开发软件自动生成的。编程的实现：由可编程器件的开发软件自动生成的。生成生成编程编程数据数据文件文件写入写入CPLD2021/9/1764计算机根据用户编写的源程序运行开发系统软件，产生相应的计算机根据用户编写的源程序运行开发系统软件，产生相应的编程数据和编程命令，通过五线编程电缆接口与编程数据和编程命令，通过五线编程电缆接口与CPLD连接连接。将电缆接到计算机的并行口，通将电缆接到计算机的并行口，通过编程软件发出编程命令，将编程过编程软件发出编程命令，将编程数据文件（数据文件（*JEDJED）中的数据转换成）中的数据转换成串行数据送入芯片。串行数据

47、送入芯片。编程条件编程条件（1）专用编程电缆；（）专用编程电缆；（2）微机；（）微机；（2）CPLD编程软件。编程软件。2021/9/1765将多个将多个CPLD器件以串行的方式连接起来，一次完成多个器件器件以串行的方式连接起来，一次完成多个器件的编程。这种连接方式称为菊花链连接。的编程。这种连接方式称为菊花链连接。多个多个CPLD器件串行编程器件串行编程2021/9/1766 前面讨论的可编程逻辑器件基本组成部分是与前面讨论的可编程逻辑器件基本组成部分是与阵列、或阵列和输出电路。再加上触发器则可实现阵列、或阵列和输出电路。再加上触发器则可实现时序电路。时序电路。FPGA（Field Prog

48、rammable Gate Array）不像）不像PLD那样受结构的限制，它可以靠门与门的连接来那样受结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功实现任何复杂的逻辑电路，更适合实现多级逻辑功能。能。6.2.5 现场可编程门阵列现场可编程门阵列FPGA 2021/9/1767一、现场可编程门阵列一、现场可编程门阵列FPGAFPGA结构结构 FPGA的编程单元是基于静态存储器（的编程单元是基于静态存储器（SRAM）结构，从理）结构，从理论上讲，具有无限次重复编程的能力。论上讲，具有无限次重复编程的能力。下面介绍下面介绍XILINX公司的公司的XC4000E系列芯片

49、，见下图：系列芯片，见下图：可配置逻辑可配置逻辑模块模块CLB输入输入/输出输出模块模块I/OB可编程连可编程连线线PI编程开关编程开关矩阵矩阵PSM2021/9/1768二、现场可编程门阵列二、现场可编程门阵列FPGAFPGA的特点的特点 （一）（一）SRAM结构：结构：可以无限次编程，但它属于易失性元可以无限次编程，但它属于易失性元件，掉电后芯片内信息丢失。通电之后，要为件，掉电后芯片内信息丢失。通电之后，要为FPGA重新配置重新配置逻辑，逻辑，FPGA配置方式有七种。配置方式有七种。（二二）内内部部连连线线结结构构：HDPLD的的信信号号汇汇总总于于编编程程内内连连矩矩阵阵，然然后后分分

50、配配到到各各个个宏宏单单元元。它它的的信信号号通通路路固固定定，系系统统速速度度可可以以预预测测。而而FPGA的的内内连连线线是是分分布布在在CLB周周围围，而而且且编编程程的的种种类类和和编编程程点点很很多多，布布线线相相当当灵灵活活，其其在在系系统统速速度度方方面面低低于于HDPLD的速度。的速度。（三三）芯芯片片逻逻辑辑利利用用率率：由由于于FPGA的的CLB规规模模小小，可可分分为为两两个个独独立立的的电电路路，又又有有丰丰富富的的连连线线，所所以以系系统统综综合合时时可可进进行行充分的优化，以达到充分的优化，以达到逻辑最高的利用逻辑最高的利用。（四）（四）芯片功耗：芯片功耗：高密度可