广西科技大学数字电子技术实验指导书.doc

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1、实验一 组合逻辑电路实验分析与设计一、实验目的1掌握组合逻辑电路的分析方法与测试方法。2能用指定芯片完成组合逻辑电路的设计。 3用实验验证所设计的逻辑电路的逻辑功能。 4熟悉各种集成门电路及正确使用集成门电路。二、设计要求 1根据电路图列出输入、输出真值表。 2利用卡诺图化简，写出最简的逻辑函数表达式。3利用指定门电路（如74HC00等）实现逻辑功能。三、实验原理1组合电路是最常见的逻辑电路，可以用一些常用的门电路来组合成具有其它功能的门电路。2组合电路的分析是根据所给的逻辑电路，写出其输入与输出之间的数学表达式或真值表，从而确定该电路的逻辑功能。3组合电路设计过程是在理想情况下进行的，即假设

2、一切器件均没有延迟效应，但实际上并非如此，信号通过任何导线或器件都需要一定的响应时间，由于制造工艺上的原因，各器件延迟时间的离散性很大，这就有可能在一个组合电路中，在输入信号发生变化时，有可能产生错误的输出。这种输出出现瞬时错误的现象称为组合电路的冒险现象（简称险象）。 四、实验内容1.分析、测试用与非门74HC00组成的半加器的逻辑功能 图1-1由与非门组成的半加器电路(1) 写出图1-1的逻辑表达式(2) 根据表达式列出真值表，并画出卡诺图判断能否简化ABZ1Z2Z3SC00011011(3) 根据图1-1，A、B两输入接至逻辑开关的输出插口。S、C分别接至逻辑电平显示输入插口。按下表的要

3、求进行逻辑状态的测试，并将结果填入表中，同时与上面真值表进行比较，两者是否一致。ABSC000110112. 分析、测试用异或门74HC86和与非门74HC00组成的半加器逻辑电路。 图1-2半加器电路 根据半加器的逻辑表达式可知，半加器和S是A、B的异或，而进位C是A、B的相与，故半加器可用一个集成异或门和二个与非门组成，如图1-2所示。测试方法同1.（3）项，将测试结果填入自拟表格中，并验证逻辑功能。五、实验预习要求1学习组合逻辑电路的分析方法。2学习用与非门和异或门等构成半加器的工作原理。3学习用指定逻辑门电路构成组合逻辑电路的方法。六、实验报告1、整理实验数据、图表，并对实验结果进行分

4、析讨论。2、总结组合电路的分析与测试方法。实验二 集成译码器及其应用一、实验目的 1.掌握二进制译码器和7段显示译码器的逻辑功能。 2.了解各种译码器之间的差异，能正确选择译码器。 3.熟悉掌握集成译码器的应用方法。 4.掌握集成译码器的扩展方法。二、实验原理 集成译码器是一种具有特定逻辑功能的组合逻辑器件，本实验以3线-8线二进制译码器74LS138为主，通过实验进一步掌握集成译码器。 174LS138管脚及功能EN1 EN2A EN2B A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 X X X X X 1 1 1 1 1 1 1 1 X 1 X X X X 1 1

5、1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 译码器74138真值表 123456789101112131474LS138A0A1EN2BGNDY7VCCA21516EN2AEN1Y6Y5Y4Y3Y2Y

6、1Y0A0A1A2Y1Y0Y2Y3Y4Y5Y6Y7EN1EN2AEN2B 图2-1 双排直立式集成3-8译码器74LS138各引脚功能及原理图中惯用画法如图2-1所示。由功能表可知：（1） 三个使能端（=0）任何一个无效时，八个译码输出都是无效电平，即输出全为高电平“1”；（2） 三个使能端（=1）均有效时，译码器八个输出中仅与地址输入对应的一个输出端为有效低电平“0”，其余输出无效电平“1”；（3） 在使能条件下，每个输出都是地址变量的最小项，考虑到输出低电平有效，输出函数可写成最小项的反，即： 。 2用74LS138和门电路实现组合电路 给定逻辑函数L可写成最小项之和的标准式，对标准式两次

7、取非即为最小项非的与非，即 。逻辑变量作为译码器地址变量，即可用74LS138和与非门实现逻辑函数L。 3用译码器实现数据分配 将需要传输的数据作为译码器的使能信号，地址变量作为数据输出通道的选择信号，译码器就能实现有选择的输出数据。三、实验内容 174LS138功能测试 将74LS138输出Y7Y0接LED0/1指示器，地址A2A1A0输入接0/1开关变量，使能端接固定电平（VCC或地）。EN1EN2AEN2B100时，任意扳动0/1开关，观察LED显示状态，记录之。EN1EN2AEN2B=100时，按二进制顺序扳动0/1开关，观察LED显示状态，并与功能表对照，记录之。A0A1A2Y1Y0

8、Y2Y3Y4Y5Y6Y7EN1EN2AEN2B&接0/1开关1接LEDF74LS1381/274LS202按图2-2连接电路，测试电路逻辑功能，列出逻辑函数F的真值表。 图2-2 3用74LS138和74LS20实现下述逻辑函数 L（A，B，C）=AB+AC+BC；四、预习要求预习教材相关章节内容，完成实验内容中步骤三的设计工作，画出接线图。五、实验报告要求1 74LS138功能验证结论。2 逻辑函数F的真值表和相关结论。3 设计原理图和验证结果。实验三 数据选择器功能测试及应用电路的设计和调试一、实验目的1、进一步熟悉用实验来分析组合逻辑电路功能的方法。2、了解数据选择器（多路开关MUX）的

9、逻辑功能及常用集成数选器。3、了解组合逻辑电路由小规模集成电路设计和由中规模集成电路设计的不同特点二、实验原理本实验使用的集成数据选择器74LS151为8选1数据选择器，数据选择端3个地址输入A2A1A0用于选择8个数据输入通道D7D0中对应下标的一个数据输入通道，并实现将该通道输入数据传送到输出端Y（或互补输出端）。74LS151还有一个低电平有效的使能端，以便实现扩展应用。74LS151引脚功能如图3-1和附表所示。图3-1123456789101112131474LS151D3D2YGNDD0VCCD11516YENA2A1A0D7D6D5D4EN A2 A1 A0 Y Y1 X X X

10、 0 10 0 0 0 D0 D00 0 0 1 D1 D10 0 1 0 D2 D20 0 1 1 D3 D30 1 0 0 D4 D40 1 0 1 D5 D50 1 1 0 D6 D60 1 1 1 D7 D7 74151功能表 在使能条件下（=0），74LS151的输出可以表示为，其中mi为地址变量A2、A1、A0的最小项。只要确定输入数据就能实现相应的逻辑函数，成为逻辑函数发生器。三、实验线路图四、实验内容（简单实验步骤、实验数据及波形）1、利用实验装置测试74LS151八选一数据选择器的逻辑功能，按图3-2接线，将实验结果记录在下表中。2、交通灯红用R、黄用Y、绿用G表示，亮为1，

11、灭为0。只有当其中一只亮时为正常Z=0，其余状态均为故障Z=1。该交通灯故障报警电路如图3-3，接线并检查电路的逻辑功能，将结果记录在下表中，可得表达式为：Z（R，Y，G）=m（0，3，5，6，7）RYGZ0000010100111001011101113、有一密码电子锁，锁上有四个锁孔A、B、C、D，按下为1，否则为0，当按下A和B、或A和D、或B和D时，再插入钥匙，锁即打开。若按错了键孔，当插入钥匙时，锁打不开，并发出报警信号，有警为1，无警为0。设计出电路如图3-4，按图接线并检查电路的逻辑功能，列出表述其功能的真值表，记录实验数据如下表，可得表达式为： F（A，B，C，D）=m（0，1

12、，2，3，4，6，7，8，10，11，13，14，15） 五、实验报告要求1 74LS151功能测试结论；2 74LS151按规定连接的逻辑函数发生器数据及功能； 六、其它数选器1 74LS251 74LS251是三态输出的8选1数据选择器，与151有相同的管脚分布，为高电平时，输出高阻状态。2 74LS15374LS153是双4选1数据选择器，两数据选择器共用数选输入A1A0，无互补输出端。芯片管脚如下图分布。123456789101112131474LS1531ENA11YGND1D2VCC1D315161D12EN2Y2D02D12D22D3A01D0实验四 触发器及其应用一、实验目的1

13、. 掌握基本RS、JK、D和T触发器的逻辑功能。2. 掌握集成触发器的使用方法和逻辑功能的测试方法。3. 熟悉触发器之间相互转换的方法。二、实验原理触发器具有稳定状态，用以表示另一状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本单元。1基本RS触发器图41为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟低电平直接 图4-1置“1”端，因为S=0时触发器被置“1”；R为置“0”端，因为R=0时触发器被置“0”，当S=R=1时状态保持。 基本RS触发器也可以用两个“或非门”组成，此时为高电

14、平触发有效。2JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和适用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发器。JK触发器的状态方程为Q*=JQ+KQJ和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q为两个互补输出端。通常把Q=0、Q=1的状态定为触发器“0”状态；而把Q=1,Q =0定为“1”状态。后沿触发JK触发器的功能表如表4-1所示。表4-1输 入输 出SDRDCLKJKQ*Q*01101001001100QQ1110101101011111QQ11QQ 3D触发器在输入信号为单端的情

15、况下，D触发器用起来最为方便，其状态方程为Qn+1=Dn其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。其功能表如表4-2。表4-2输 入输 出SDRDCLKDQ*Q*0110100100111101100111QQ三、实验内容1测试基本RS触发器的逻辑功能按图4-1，用两个与非门组成基本RS触发器，输入端R,S接逻辑开关输出插口，输出端Q、Q接逻辑电平显示输入插口，按表4-3的要求测试，记录之。 表4-3RSQQ000110112双JK触发器74LS112逻

16、辑功能(1).测试RD、SD的复位、置位功能任取一只JK触发器，RD、SD、J、K端接逻辑开关输出插口，CP端接单次脉冲源，Q、端接至逻辑电平显示输入插口。要求改变RD、SD（J、K、CLK处于任意状态），并在RD=0（SD=1）或SD=0（RD=1）作用期间任意改变J、K及CLK的状态，观察Q、Q状态。自拟表格并记录之。(2).测试JK触发器的逻辑功能按表4-4的要求改变J、K、CLK端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在CLK脉冲的下降沿（即CLK由10），记录之。3测试双D触发器74LS74的逻辑功能(1).测试RD、SD的复位、置位功能测试方法同实验内容2，自拟表格记

17、录。(2).测试D触发器的逻辑功能按表4-5要求进行测试，并观察触发器状态更新是否发生在CLK脉冲的上升沿（即由01），记录之。 表4-4JKCLKQ*Q=0Q=1000110010110100110110110 表4-5DCLKQ*Q=0Q=10011010110 五、实验预习要求1复习有关触发器内容2列出各触发器功能测试表格六、实验报告1列表整理各类触发器的逻辑功能。2说明触发器的触发方式。3体会触发器的应用。 实验五 移位寄存器及其应用一、实验目的1掌握中规模4位双向移位寄存器逻辑功能及使用方法。2熟悉移位寄存器的应用构成串行累加器和环形计数器。二、实验原理1移位寄存器是一个具有移位功能

18、的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方法不同分为：串入串出、串入并出、并入串出、并入并出四种形式。表5-1CPCRS1S0功能Q3 Q2 Q1 Q00清零=0，使Q3Q2Q1Q0=0000,寄存器正常工作时，=1。111送数CP上升沿作用后，并行输入数据送入寄存器。Q3Q2Q1Q0=D3D2D1D0此时串行数据（SR、SL）被禁止101右移串行数据送至右移输入端SR、CP上升沿进行右移。Q3Q2Q1Q0= Q2Q1Q0DSR110左移串行数据送至左移

19、输入端SL、CP上升沿进行左移。Q3Q2Q1Q0= DSlQ3Q2Q1100保持CP作用后寄存器内容保持不变。Q3Q2Q1Q0=QQQQ1保持Q3Q2Q1Q0=QQQQ本实验选用型号为74LS194的4位双向通用移位寄存器,其中D3、D2、D1、DO为并行输入端；Q3、Q2、Q1、Q0为并行输出端；SR为右移串入输入端，SL为左移串入输入端；S1、S0为操作模式控制端；为直接无条件清零端；CP为时钟脉冲输入端。74LS194有5种不同操作模式：即并行送数寄存，右移（方向由Q0Q3）, 左移（方向由Q3Q0）,保持及清零。S1、S0和端的控制作用如表5-1所示。2移位寄存器应用很广，可构成移位寄

20、存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。(1)环形计数器：把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图5-1，把输出端Q3和右移串行输入端SR相连接，设初始状态Q3Q2Q1Q0=1000，则在时钟脉冲作用下Q3Q2Q1Q0将依次变为0001001001001000,可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环行计数器。图5-1电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也作为顺序脉冲发生器。如果将输出Q0与SL相连接，即可达到左移循环移位。 图5-1三、 实验内容1 测

21、试74LS194的逻辑功能图5-2按图5-2接线，、S1、S0、SL、SR、D3、D2、D1、D0分别接至逻辑开关的输出插口；Q3、Q2、Q1、Q0接至LED逻辑电平显示输入插口。CP端接单次脉冲源输出插口。按表5-2所规定的输入状态，逐项进行测试。(1)清除：令=0，其它输入均为任意态，这时寄存器输出Q3、Q2、Q1、Q0应均为0。清除后，置=1。(2)送数：令=S1=S0=1,送入任意4位二进制数，如D3D2D1D0=dcba,加CP脉冲，观察CP=0、CP由01、CP由10三种情况下寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿。 (2) 右移：清零后，令=1。S

22、1=0,S0=1，由右移输入端SR送入二进制数码如0100，由CP端连续加4个脉冲，观察输出情况，记录之。(3) 左移：先清零或予置，再令=1，S1=1,S0=0,由左移输入端SL送入二进制数码如1010，连续加四个CP脉冲，观察输出端情况，记录之。(4) 保持：寄存器予置任意4位二进制数码dcba，令=1，S1=S0=0，加CP脉冲，观察寄存器输出状态，记录之。表5-2CPCRS1S0SRSLQ3 Q2 Q1 Q0功能0111101010111010101011011100110111001002循环移位将实验内容1接线参照图5-1进行改接。用并行送数法予置寄存器为某二进制数码（如0100）

23、，然后进行右移循环，观察寄存器输出端状态的变化，记录表5-3中。 表5-3CPQ3 Q2 Q1 Q000 1 0 01234四、 实验报告1 .分析表5-2的实验结果，总结移位寄存器74LS194的逻辑功能并写入表格功能总结一栏中。2根据实验内容2的结果，画出4位环形计数器的状态转换图及波形图。实验六 计数器及其应用一、实验目的1 学习用集成触发器构成计数器的方法2 掌握中规模集成计数器的使用方法及功能测试方法3 运用集成计数器构成1N分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多

24、。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数器的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。1、 用D触发器构成异步二进制加减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T触发器，再由低位触发器的端和高一位的CP端相连接。 图 6-1若将图6

25、-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器3 中规模十进制计数器74LS90，其内部是由四个下降沿J-K触发器组成的两个独立计数器。一个是二进制计数器，为时钟脉冲输入端，Q0为输出端；另一个是异步五进制计数器，为时钟脉冲输入端，Q3Q2Q1为输出端。R0A、R0B称异步复位（清零）端，S9A、S9B称异步置9端。表6-1是该计数器功能表。由该表可见：（1）复位端R0A= R0B=1以及置9端S9A或S9B之中有一个接“0”就实现计数器清零，即Q3Q2Q1Q0=0000。（2）置9端S9A= S9B=1以及复位端R0A或R0B状态任意就实现计数器置

26、“9”，即Q3Q2Q1Q0=1001。（3）正常计数时，必须使R0A或R0B之中有一个接“0”，同时R9A或S9B之中有一个接“0”。表6-1输 入 端输 出 端复 位 端置 9 端Q3Q2Q1Q0R0AR0BS9AS0B11000001 10000011100100计 数000000由74LS90组成十进制计数器、六进制计数器的原理电路如图6-2（a）、（b）所示。在图6-2（a）中计数脉冲送入端，从Q0输出端接端、这就组成8421BCD码十进制加法计数器。其功能如表6-2（a）所示。表6-2计数器功能表 （a）8421BCD码十进制计数器 (b) 六进制计数器计数脉冲输 出计数脉冲输 出Q

27、3Q2Q1Q0Q3Q2Q1Q00000000000100011000120010200103001130011401004010050101501016011060000701118100091001100000图6-2（b）是采用反馈置零法组成的六进制计数器原理图。在该电路中将Q1Q2分别反馈到R0A、R0B复位端。计数器由0000开始计数到出现Q3Q2Q1Q0=0110，就使R0A=R0B=1，于是计数器强迫立即清零。这样0110状态只是在第六个时钟脉冲下降沿瞬间出现，亦即计数器只能出现完整的六个状态，故称它为六进制计数器。其功能如表6-2（b）所示。 (a)十进制（8421BCD码）计数

28、器 （b）六进制计数器 图6-2 74LS90接成十进制、六进制计数器的原理图三、实验内容1用74LS74触发器构成4位二进制异步加法计数器。(1)按图6-1连接，RD接至逻辑开关输出插口，将低位CPO端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示输入插口。(2)清零后，逐个送入单次脉冲，观察并列表记录Q3Q0状态。(3)将图6-1电路中的底位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容（2）、（3）进行实验，构成并列表记录Q3Q0的状态。【选做】加法 减法计数脉冲输 出计数脉冲输 出Q3Q2Q1Q0Q3Q2Q1Q0001122334455667788991010

29、1111121213131414151516162测试74LS90异步十进制计数器功能。计数脉冲由单次脉冲源提供， R0A、R0B、S9A、S9B分别接逻辑开关，输出端Q3、Q2、Q1、Q0接指示器。按表6-3逐项测试并判断该集成块的功能是否正常。表6-3输 入输 出复位端置9端Q3Q2Q1Q0R0AR0BS9AS9B11011011 3用74LS90构成十进制和六进制，按图6-2接线，在端加入手动单次脉冲，观察Q3、Q2、Q1、Q0状态记在自拟表格中。五、实验预习要求1. 复习有关计数器部分内容2 绘出各实验内容的详细线路图3 拟出各实验内容所需的测试记录表格4 查手册，给出并熟悉实验各集成

30、块的引脚排列图六、实验报告1. 画出实验线路图，记录、整理实验现象及实验所得的有关波形。对实验结果进行分析。2. 总结使用集成计数器的方法。实验七 555时基电路及其应用一、实验目的1熟悉555型集成时基电路的电路结构、工作原理及其特点。2掌握555型集成时基电路的基本应用。二、实验原理集成时基电路称为集成定时器，是一种数字、模拟混合型的中规模集成电路，其应用十分广泛。它是一种产生时间延迟和多种脉冲信号的电路，由于内部电压标准使用了三个5K电阻，故取名555电路。其电路类型有双极型和CMOS型两大类，二者的结构与工作原理类似。几乎所有的双极型产品型号最后的三位数码都是555或556；所有的CM

31、OS产品型号最后四位数码都是7555或7556，二者的逻辑功能和引脚排列完全相同，易于互换。555和7555是单定时器。556或7556是双定时器。双极型的电源电压Vec=+5+15V,输出的最大电流可达200mA，CMOS型的电源电压为+3+18V。555电路的工作原理555电路的内部电路方框图如图7-1所示。它含有两个电压比较器，一个基本RS触发器，一个放电开关管T，比较器的参考电压由三只5K的电阻器构成分压器提供。它们分别使高电平比较器A1的同相输入端和低电平比较器A2的反相输入端的参考电平为VCC和VCC。A1与A2的输出端控制RS触发器状态和放电管开关状态。当输入信号自6脚，即高电平

32、触发输出并超过参考电平VCC时，触发器复位，555的输出端3脚输出低电平，同时放电开关管导通；当输入信号自2脚输入并低于VCC时，触发器置位，555的3脚输出高电平，同时放电开关管截止。 图7-1 555定时器内部框图D是复位端，当D =0，555输出低电平。平时D端开路或接VCC。VC是控制电压端（5脚），平时输出VCC作为比较器A1的参考电平，当5脚外接一个输入电平，即改变了比较器的参考电平，从而实现对输出的另一种控制，在不接外加电压时，通常接一个0.01f的电容器到地，起滤波作用，以消除外来的扰，以确保参考电平的稳定。T为放电管，当T导通时，将给接于脚7的电容器提供低阻放电通路。555定

33、时器主要是与电阻、电容构成充放电电路，并由两个比较器来检测电容器上的电压，以确定输出电平的高低和放电开关的通断。这就很方便地构成从微秒到数十分钟的延迟电路，可方便地构成单稳态触发器，多谐振荡器，施密特触发器等脉冲产生或波形变换电路。2555定时器的典型应用(1) 构成单稳态触发器图7-2（a）为由555定时器和外接定时元件R、C构成的单稳态触发器。触发电路由C1、R1、D构成，其中D为钳位二极管，稳态时555电路输入端处于电源电平，内部放电开关管T导通，输出端F输出低电平，当有一个外部负脉冲触发信号经C1加到2端。并使2端电位瞬时低于VCC，低电平比较器动作，单稳态电路即开始一个暂态过程，电容

34、C开始充电，VC按指数规律增长。当VC充电到VCC时，高电平比较器动作，比较器A1翻转，输出VO从高电平返回低电平，放电开关管T重新导通，电容C上的电荷很快经放电开关管放电，暂态结束，恢复稳态，为下个触发脉冲的来到做好准备。波形图如图7-2(b)所示。图7-2(a) 图7-2(b)暂稳态的持续时间tw（即为延时时间）决定于外接元件R、C的大小。tw=1.1RC通过改变R、C的大小，可使延时时间在几个微秒到几十分钟之间变化。当这种单稳态电路作为计时器时，可直接驱动小型继电器，并可以使用复位端（4脚）接地的方法来中止暂态，重新计时。此外尚须用一个续流二极管与继电器线圈反电势损坏内部功率管。(2)

35、构成多谐振荡器如图7-3所示由555定时器和外接元件R1、R2、C构成多谐振荡器，脚2与脚6直接相连。电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2、向C冲电，以及C通过R2向放电端Ct放电,使电路产生振荡。电容C在VCC和VCC之间充电和放电，其波形如图7-3(b)所示。输出信号的时间参数是T=tw1+tw2, t w1=0.7(R+R)C, tw2=0.7RC555电路要求R1与R2均应大于或等于1K,但R1+R2应小于或等于3.3M。外部元件的稳定性决定了多谐振荡器的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。因此这种形式的多谐振荡器应用很广。图7-3 四、实验内容1单稳态触发器按图7-2（a）连线，取R=1K,C=0.1f , 输入端加1KHZ的连续脉冲，观测波形VI、Vc、Vo，测定幅度及延时时间TW。2多谐振荡器按图7-3接线，用双踪示波器观测Vc与Vo的波形，测定频率。五、实验报告1绘出详细的实验线路图，定量绘出观测到的波形。2分析、总结实验结果。