位移位乘法器优秀课件.ppt

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1、位移位乘法器第1页，本讲稿共15页实实 验验 其其乘乘法法原原理理是是：乘乘法法通通过过逐逐项项移移位位相相加加原原理理来来实实现现，从从被被乘乘数数的的最最低低位位开开始始，若若为为1，则则乘乘数数左左移移后后与与上上一一次次的的和和相相加加；若若为为0，左左移移后后以以全全零零相相加加，直直至至被被乘乘数数的的最最高高位位。从从图图9-5的的逻逻辑辑图图及及其其乘乘法法操操作作时时序序图图图图9-4（示示例例中中的的相相乘乘数数为为9FH和和FDH）上上可可以以清清楚楚地地看看出出此此乘乘法法器器的的工工作作原原理理。图图9-5中中，START信信号号的的上上跳跳沿沿及及其其高高电电平平有

2、有两两个个功功能能，即即16位位寄寄存存器器清清零零和和被被乘乘数数A7.0向向移移位位寄寄存存器器SREG8B加加载载；它它的的低低电电平平则则作作为为乘乘法法使使能能信信号号。CLK为为乘乘法法时时钟钟信信号号。当当被被乘乘数数被被加加载载于于8位位右右移移寄寄存存器器SREG8B后后，随随着着每每一一时时钟钟节节拍拍，最最低低位位在在前前，由由低低位位至至高高位位逐逐位位移移出出。当当为为1时时，1位位乘乘法法器器ANDARITH打打开开，8位位乘乘数数B7.0在在同同一一节节拍拍进进入入8位位加加法法器器，与与上上一一次次锁锁存存在在16位位锁锁存存器器REG16B中中的的高高8位位进

3、进行行相相加加，其其和和在在下下一一时时钟钟节节拍拍的的上上升升沿沿被被锁锁进进此此锁锁存存器器。而而当当被被乘乘数数的的移移出出位位为为0时时，与与门门全全零零输输出出。如如此此往往复复，直直至至8个个时时钟钟脉脉冲冲后后，最最后后乘乘积积完完整整出出现现在在REG16B端端口口。在在这这里里，1位位乘乘法法器器ANDARITH的的功功能能类类似似于于1个个特特殊殊的的与与门门，即即当当ABIN为为1时时，DOUT直直接接输输出出DIN，而而当当ABIN为为0时，时，DOUT输出全输出全“00000000”。实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第2页，本

4、讲稿共15页实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计电路原理电路原理第3页，本讲稿共15页实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第4页，本讲稿共15页实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第5页，本讲稿共15页实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第6页，本讲稿共15页实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第7页，本讲稿共15页实实 验验【例【例8-32】LIBRARY IEEE;-8位右移寄存器位右移寄存器USE I

5、EEE.STD_LOGIC_1164.ALL;ENTITY SREG8B IS PORT(CLK:IN STD_LOGIC;LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB:OUT STD_LOGIC );END SREG8B;ARCHITECTURE behav OF SREG8B IS SIGNAL REG8:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(CLK,LOAD)BEGIN IF LOAD=1 THEN REG8=DIN;ELSIF CLKEVENT AND CLK=1 THE

6、N REG8(6 DOWNTO 0)=REG8(7 DOWNTO 1);END IF;END PROCESS;QB=REG8(0);-输出最低位输出最低位END behav;实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第8页，本讲稿共15页实实 验验【例【例8-33】LIBRARY IEEE;-8位加法器位加法器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8 IS PORT(B,A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);S:OUT STD_

7、LOGIC_VECTOR(8 DOWNTO 0);END ADDER8;ARCHITECTURE behav OF ADDER8 IS BEGIN S=0&A+B;END behav;实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第9页，本讲稿共15页实实 验验【例【例8-34】LIBRARY IEEE;-1位乘法器位乘法器USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH IS -选通与门模块选通与门模块 PORT(ABIN:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOU

8、T:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ANDARITH;ARCHITECTURE behav OF ANDARITH ISBEGIN PROCESS(ABIN,DIN)BEGIN FOR I IN 0 TO 7 LOOP -循环，完成循环，完成8位与位与1位运算位运算 DOUT(I)=DIN(I)AND ABIN;END LOOP;END PROCESS;END behav;实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第10页，本讲稿共15页实实 验验【例【例8-35】LIBRARY IEEE;-16位锁存器位锁存器/右移寄

9、存器右移寄存器USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16B IS PORT(CLK,CLR :IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(8 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END REG16B;ARCHITECTURE behav OF REG16B IS SIGNAL R16S:STD_LOGIC_VECTOR(15 DOWNTO 0);BEGIN PROCESS(CLK,CLR)BEGIN IF CLR=1 THEN R16S 0);-清零信号清零信号ELSIF C

10、LKEVENT AND CLK=1 THEN-时钟到来时，锁存输入值，并右移低时钟到来时，锁存输入值，并右移低8 R16S(6 DOWNTO 0)=R16S(7 DOWNTO 1);-右移低右移低8位位 R16S(15 DOWNTO 7)=D;-将输入锁到高将输入锁到高8位位 END IF;END PROCESS;Q=R16S;END behav;实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第11页，本讲稿共15页实实 验验 （3）实实验验内内容容1：根根据据给给出出的的乘乘法法器器逻逻辑辑原原理理图图及及其其各各模模块块的的VHDL描描述述，在在MAX+plus

11、II上上完完成成全全部部设设计计，包包括括编编辑辑、编编译译、综综合合和和仿仿真真操操作作等等。以以87H乘乘以以F5H为为例例，进进行行仿仿真真，对对仿仿真真波波形形作作出出详详细细解解释释，包包括括对对8个个工工作作时时钟钟节节拍拍中中，每每一一节节拍拍乘法操作的方式和结果，对照波形图给以详细说明。乘法操作的方式和结果，对照波形图给以详细说明。（4）实实验验内内容容2：编编程程下下载载，进进行行实实验验验验证证。实实验验电电路路可可选选择择附附图图1-3，8位位乘乘数数和和被被乘乘数数可可分分别别用用键键2、键键1、键键4和和键键3输输入入；16位位乘乘积积可可由由4个个数数码码管管显显示

12、示；用用键键8输输入入CLK，键键7输输入入START。详详细细观观察察每每一一时时钟钟节节拍拍的的运运算算结结果果，并并与与仿仿真真结结果果进进行比较。行比较。实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第12页，本讲稿共15页实实 验验实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计图图8-4 8位移位相加乘法器运算逻辑波形图位移位相加乘法器运算逻辑波形图第13页，本讲稿共15页实实 验验 （5）实实验验内内容容3：乘乘法法时时钟钟连连接接实实验验系系统统上上的的连连续续脉脉冲冲，如如clock0，设设计计一一个个此此乘乘法法器器的的

13、控控制制模模块块，接接受受实实验验系系统统上上的的连连续续脉脉冲冲，如如clock0，当当给给定定启启动动/清清0信信号号后后，能能自自动动发发出出CLK信号驱动乘法运算，当信号驱动乘法运算，当8个脉冲后自动停止。个脉冲后自动停止。（6）思思考考题题：用用MAX+plusII进进行行优优化化设设计计后后，具具体体说说明明并并比比较较组组合合电电路路乘乘法法器器与与本本乘乘法法器器的的逻逻辑辑资资源源占占用用情情况况和和运运行行速速度。度。（7）实实验验报报告告：根根据据例例8-32至至8-35，详详细细分分析析图图8-5中中个个模模块块的的逻逻辑辑功功能能，及及其其它它们们工工作作原原理理，详详细细记记录录并并分分析析实实验验2和和实实验验3的过程和结果，完成实验报告。的过程和结果，完成实验报告。实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计第14页，本讲稿共15页实实 验验实验实验8-1 移位相加移位相加8位硬件乘法器电路设计位硬件乘法器电路设计图图8-5 8位乘法器逻辑原理图位乘法器逻辑原理图第15页，本讲稿共15页