4信号完整性培训42.ppt

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1、高速数字系统设计中的信号完整性高速数字系统设计中的信号完整性安安 琪琪中国科学技术大学中国科学技术大学 快电子学实验室快电子学实验室2005年年4月月9日日第第3 3讲：时钟技术讲：时钟技术3-1 一些基本概念和定义一些基本概念和定义3-2 时钟的产生时钟的产生3-3 时钟的传输和分布时钟的传输和分布 中国科大 快电子学 安琪2系统时钟系统时钟系统时钟在高速数字系统中扮演着举足轻重的角色，就像一个系统时钟在高速数字系统中扮演着举足轻重的角色，就像一个“节拍节拍”发生器，发生器，协调着高速数字系统各部分的工作。如同一个交响乐队的指挥，是核心和灵魂。协调着高速数字系统各部分的工作。如同一个交响乐队

2、的指挥，是核心和灵魂。系系统统时时钟钟的的性性能能好好坏坏，直直接接关关系系着着整整个个高高速速数数字字系系统统的的工工作作和和整整体体性性能能。因因此此，系系统统时时钟钟的的产产生生，传传输输和和分分布布在在高高速速数数字字系系统统设设计计中中是是一一个个关关键键所所在在，其其重重要要性性是是这么强调都不过分。这么强调都不过分。系系统统时时钟钟设设计计的的基基本本目目标标是是在在满满足足系系统统对对时时钟钟抖抖动动（ClockJitters）、时时钟钟偏偏差差（ClockSkew），信信号号完完整整性性（SignalIntegrity）等等性性能能指指标标的的要要求求，将将时时钟钟信信号号传

3、递到系统的各个部件中去。传递到系统的各个部件中去。系统时钟设计的任务基本可以分为两部分：系统时钟设计的任务基本可以分为两部分：高质量时钟信号的产生。高质量时钟信号的产生。时钟信号的传输与分布。时钟信号的传输与分布。在讨论高速数字系统的时钟设计之前，首先说明有关时钟的一些基本概念。在讨论高速数字系统的时钟设计之前，首先说明有关时钟的一些基本概念。中国科大 快电子学 安琪33-1 一些基本概念和定义3-1-1 3-1-1 时钟偏差（时钟偏差（ClockSkew）时钟偏差：时钟信号的理想时钟偏差：时钟信号的理想“沿变沿变”和实际上的和实际上的“沿变沿变”之差。之差。在在实实际际系系统统中中，造造成成

4、时时钟钟信信号号的的“沿沿变变”与与理理想想“沿沿变变”存存在在着着差差别别的的一一个个主主要要原原因因是是因因为为数数字字信信号号经经过过逻逻辑辑器器件件时时，其其传传输输延延迟迟时时间间上上存存在在着着差差别别。因因此此，人人们们也也常直观地将时钟偏差定义为常直观地将时钟偏差定义为器件输出时钟信号的传输延迟时间之差器件输出时钟信号的传输延迟时间之差。ABCACB图图3-1-1 时钟偏差的定义时钟偏差的定义中国科大 快电子学 安琪4内部时钟偏差内部时钟偏差和和外部时钟偏差外部时钟偏差 从从更更广广义义的的角角度度出出发发，由由于于器器件件之之间间连连线线延延迟迟的的不不同同，或或者者负负载载

5、条条件件的的不不同同，都都有有可可能引起时钟信号的实际能引起时钟信号的实际“沿变沿变”与理想的与理想的“沿变沿变”不同。因此可以将时钟偏差分为两类：不同。因此可以将时钟偏差分为两类：内部时钟偏差（内部时钟偏差（IntrinsicSkew）：）：一种是由逻辑器件内部产生的，表现为逻辑器件输出之间信号延迟上的差别。一种是由逻辑器件内部产生的，表现为逻辑器件输出之间信号延迟上的差别。外部时钟偏差（外部时钟偏差（ExtrinsicSkew）：）：另另一一种种是是由由于于连连线线延延迟迟和和负负载载条条件件不不同同引引起起的的延延迟迟差差别别，被被称称为为外外部部时时钟钟偏偏差差（ExtrinsicSk

6、ew）。图图4-1-2时钟信号的内、外时钟信号的内、外Skew源示意图源示意图 中国科大 快电子学 安琪5时钟性能损失时钟性能损失为为了了度度量量由由于于时时钟钟偏偏差差引引起起的的系系统统时时钟钟性性能能损损失失，人人们们引引进进了了一一个个指指标标，称称为为时时钟钟性性能损失（能损失（Performance PenaltyPerformance Penalty），），它的定义如下：它的定义如下：时钟性能损失时钟性能损失 =（4-1-14-1-1）其中，其中，F F为系统时钟频率，单位为赫兹（为系统时钟频率，单位为赫兹（Hz）；）；D D为时钟偏差为时钟偏差,单位为单位为秒（秒（s s）。时

7、钟性能损失的大小是系统时钟频率和时钟偏差的函数。时钟性能损失的大小是系统时钟频率和时钟偏差的函数。对于一个给定时钟偏差大小的系统，随着系统时钟频率的提高，时钟性能损失增大；对于一个给定时钟偏差大小的系统，随着系统时钟频率的提高，时钟性能损失增大；同样，对于一个给定的系统时钟频率，时钟偏差的大小也直接影响着时钟性能损失。同样，对于一个给定的系统时钟频率，时钟偏差的大小也直接影响着时钟性能损失。中国科大 快电子学 安琪6图图4-1-3时钟性能损失的示意图时钟性能损失的示意图图图4-1-34-1-3给出了时钟性能损失随系统时钟频率变化和时钟偏差大小变化的例子。给出了时钟性能损失随系统时钟频率变化和时

8、钟偏差大小变化的例子。中国科大 快电子学 安琪7时钟性能损失时钟性能损失事事实实上上，时时钟钟性性能能损损失失表表征征的的是是时时钟钟偏偏差差占占时时钟钟信信号号周周期期的的百百分分比比，也也就就是是相相对对比比值值。因因此此，时时钟钟性性能能损损失失可可以以直直接接用用时时钟钟偏偏差差占占时时钟钟信信号号周周期期的的比比值值来来定定义：义：时钟性能损失时钟性能损失 =（4-1-24-1-2）其中，其中，T=1/F F为系统时钟的周期为秒（为系统时钟的周期为秒（s s）。对于前例，时钟性能损失对于前例，时钟性能损失=D/T=5ns/(1/25MHz)=5ns/40ns=0.125中国科大 快电

9、子学 安琪84-1-2 4-1-2 内部时钟偏差的分类内部时钟偏差的分类 由由逻逻辑辑器器件件内内部部产产生生的的时时钟钟偏偏差差，或或者者说说内内部部时时钟钟偏偏差差，从从时时钟钟偏偏差差产产生生的的机机制制上上考考虑，可以被划分为三种：虑，可以被划分为三种：1 1占空比偏差（占空比偏差（Duty Cycle SkewDuty Cycle Skew）（4-1-34-1-3）时钟信号上升沿的传输延迟时间时钟信号上升沿的传输延迟时间T TPLHPLH与下降与下降沿的传输延迟时间沿的传输延迟时间T TPHLPHL之间的差。之间的差。T TPLHPLH和和T TPHLPHL的的差会导致时钟脉冲的宽度

10、失真。差会导致时钟脉冲的宽度失真。有时也称其为有时也称其为脉冲偏差（脉冲偏差（Pulse SkewPulse Skew）。）。占空比偏差实质上是表征一个逻辑芯片的占空比偏差实质上是表征一个逻辑芯片的同一个管脚对时钟信号不同沿变（或称：跳变）同一个管脚对时钟信号不同沿变（或称：跳变）的传输延迟特性，因此定义参数的传输延迟特性，因此定义参数t tPSPS来表征占空来表征占空比偏差的大小：比偏差的大小：图图4-1-4时钟信号的占空比偏差时钟信号的占空比偏差 tPLHtPHL理想时钟理想时钟实际时钟实际时钟中国科大 快电子学 安琪9时钟信号的脉宽之差时钟信号的脉宽之差 由由图图4-1-44-1-4可可

11、看看出出：时时钟钟信信号号沿沿的的传传输输延延迟迟时时间间T TPLHPLH与与T TPHLPHL之之间间的的之之差差就就等等于于时时钟钟信信号号正负脉冲的宽度之差。因此正负脉冲的宽度之差。因此t tPSPS也可以用时钟信号的脉宽之差来表示：也可以用时钟信号的脉宽之差来表示：（4-1-44-1-4）时钟信号的占空比可以用百分比的形式表示，如时钟信号的占空比可以用百分比的形式表示，如45%:55%45%:55%，经常将，经常将%忽略，直接表示为：忽略，直接表示为：45:5545:55。当当t tPSPS存在时，时钟信号的频率越高，对存在时，时钟信号的频率越高，对t tPSPS大小的大小的要求就越

12、高。要求就越高。如：对于一个频率为如：对于一个频率为25MHz25MHz的系统时钟，若要求的系统时钟，若要求其占空比为其占空比为4545：55%55%时，则时，则t tPSPS不能超过不能超过4ns4ns。这时要求：这时要求：T TPLHPLH 18ns 18ns，同时有同时有T TPHLPHL 22ns 22ns；或者或者T TPHLPHL 18ns 18ns，同时有同时有T TPLHPLH 22ns22ns。而对于一个而对于一个50MHz50MHz的系统时钟，则的系统时钟，则t tPSPS不能超过不能超过2ns2ns，即要求：即要求：T TPLHPLH 9ns 9ns，同时有同时有T TP

13、HLPHL 11ns 11ns；或者或者T TPHLPHL 9ns 9ns，同时有同时有T TPLHPLH 11ns 11ns。图图4-1-5时钟信号的脉冲偏差时钟信号的脉冲偏差tHIGHtLOW中国科大 快电子学 安琪102 2输出管脚间偏差（输出管脚间偏差（Output-to-Output SkewOutput-to-Output Skew）输输出出管管脚脚间间偏偏差差（Output-to-Output Output-to-Output SkewSkew）被被定定义义为为在在一一个个器器件件内内各各输输出出管管脚脚之之间间的的最最大大传传输输延延迟迟之之差差，因因此此也也称称为为：Pin-

14、to-Pin Pin-to-Pin Skew Skew。在在一一般般的的逻逻辑辑器器件件手手册册中中，输输出出时时钟钟信信号号的的传传输输延延迟迟时时间间定定义义有有两两种种：输输出出时时钟钟信信号号由由高高到到低低的的传传输输延延迟迟时时间间T TPHLPHL和和由由低到高的传输延迟时间低到高的传输延迟时间T TPLHPLH，所以输出管脚间偏差也有两个定义，即所以输出管脚间偏差也有两个定义，即:t tOSHLOSHL（Output Skew for High-to-Low TransitionsOutput Skew for High-to-Low Transitions）t tOSLHOS

15、LH（Output Skew for Low-to-High TransitionsOutput Skew for Low-to-High Transitions）其具体定义为：其具体定义为：（4-1-5-1-5）（4-1-6-1-6）图图4-1-6时钟信号的输出管脚间偏差时钟信号的输出管脚间偏差tOSHL理想时钟理想时钟output1output2tOSLH中国科大 快电子学 安琪113.3.器件间偏差（器件间偏差（Part-to-Part SkewPart-to-Part Skew）定义：定义：在一个系统中，不同器件的输出上升沿（下降沿）之间的延迟时间差别。用在一个系统中，不同器件的输出上

16、升沿（下降沿）之间的延迟时间差别。用 表示。表示。对各种产品手册给出的对各种产品手册给出的Part-to-Part SkewPart-to-Part Skew指标，我们需要特别给予关注，指标，我们需要特别给予关注，必须明必须明确所给指标的限定条件。这是因为确所给指标的限定条件。这是因为Part-to-Part SkewPart-to-Part Skew的大小与两个因素有关：一是时的大小与两个因素有关：一是时钟传输过程的变化，或者说是时钟传输的具体形式不同。二是不同器件所处环境的变化。钟传输过程的变化，或者说是时钟传输的具体形式不同。二是不同器件所处环境的变化。电源电压变化和环境温度变化是硅器件

17、中影响传输延迟的两个主要因素，对电源电压变化和环境温度变化是硅器件中影响传输延迟的两个主要因素，对Part-Part-to-Part Skewto-Part Skew指标来说，这是非常重要的限定条件。指标来说，这是非常重要的限定条件。对于单电源的单板系统来说，板上各元件使用相同的电源。电源的变化对对于单电源的单板系统来说，板上各元件使用相同的电源。电源的变化对Part-to-Part-to-Part SkewPart Skew影响就小一些。而在多电源、多板系统中，电源的变化对影响就小一些。而在多电源、多板系统中，电源的变化对Part-to-Part SkewPart-to-Part Skew影

18、响就成为一个重要的因数。即使不同的板使用同一电源，但由于各处对电源电流的需影响就成为一个重要的因数。即使不同的板使用同一电源，但由于各处对电源电流的需求不同，使得各板上实际得到电源电压也不同。求不同，使得各板上实际得到电源电压也不同。环境温度变化的影响更为复杂，由于各元件本身产生的热量不同，元件分布的密度环境温度变化的影响更为复杂，由于各元件本身产生的热量不同，元件分布的密度不同，散热条件不同，使得个元件所处位置的实际温度差别很大。因而，会产生较大的不同，散热条件不同，使得个元件所处位置的实际温度差别很大。因而，会产生较大的Part-to-Part SkewPart-to-Part Skew。

19、中国科大 快电子学 安琪124-1-3 4-1-3 时钟抖动（时钟抖动（Clock JittersClock Jitters）时时钟钟偏偏差差虽虽然然对对系系统统时时钟钟的的性性能能影影响响很很大大，但但其其影影响响可可以以认认为为基基本本上上是是一一种种静静态态因因素，或者说，其影响是固定的。素，或者说，其影响是固定的。定义：定义：当实际时钟信号的边沿与理想时钟边沿的偏离由于受某种因素（如噪声、串扰、电源当实际时钟信号的边沿与理想时钟边沿的偏离由于受某种因素（如噪声、串扰、电源电压变化等）不断发生变化时，而且这种变化是随机的，这种现象就是我们常说的时钟抖电压变化等）不断发生变化时，而且这种变

20、化是随机的，这种现象就是我们常说的时钟抖动，或者说时钟晃动。这种偏离相对于理想位置可能是超前，也可能是滞后的，如图动，或者说时钟晃动。这种偏离相对于理想位置可能是超前，也可能是滞后的，如图7-1-7-1-7 7所示。时钟抖动的数值表示通常有两种：所示。时钟抖动的数值表示通常有两种：时钟抖动的最大值，即：峰时钟抖动的最大值，即：峰-峰值（峰值（Peak-PeakPeak-Peak），单位一般为皮秒，常用），单位一般为皮秒，常用 psps来表示。来表示。时钟抖动的均方根值，即所谓的标准方差（时钟抖动的均方根值，即所谓的标准方差（），单位一般也为皮秒），单位一般也为皮秒。图图4-1-7 时钟抖动示意

21、图时钟抖动示意图中国科大 快电子学 安琪13时钟抖动的分类时钟抖动的分类 一一.周期抖动（周期抖动（Period JitterPeriod Jitter）周期抖动也被称为短时间抖动（周期抖动也被称为短时间抖动（short-term jittershort-term jitter）。它是指相对于理想输入）。它是指相对于理想输入的时钟周期而言，输出时钟跳变偏离其理想位置的偏离量，如图的时钟周期而言，输出时钟跳变偏离其理想位置的偏离量，如图4-1-84-1-8所示。所示。理想的输入时钟周期是时钟信号频率的倒数，但是实际输出时钟的每个周期与理想理想的输入时钟周期是时钟信号频率的倒数，但是实际输出时钟的

22、每个周期与理想周期都有差值，经过多次测量得到的这种差值的最大值即为周期抖动的峰周期都有差值，经过多次测量得到的这种差值的最大值即为周期抖动的峰-峰值，如峰值，如式式(4-1-7)(4-1-7)所示。所示。通常把时钟抖动分为三类：通常把时钟抖动分为三类：周期抖动（周期抖动（Period JitterPeriod Jitter），），Cycle-to-Cycle Cycle-to-Cycle 抖动和长期时钟抖动（抖动和长期时钟抖动（Long Term Long Term JitterJitter）其中：其中：JitterP-P(per)为周期抖动的峰为周期抖动的峰-峰值，峰值，tJit(per)n

23、为为在单次测量中，时钟的实际周期与理想周期在单次测量中，时钟的实际周期与理想周期的偏差，的偏差，n为整数。为整数。图图4-1-8 4-1-8 周期抖动示意图周期抖动示意图（4-1-7-1-7）中国科大 快电子学 安琪14时钟周期抖动的均方差值时钟周期抖动的均方差值 时钟抖动的均方根值经常也用时钟抖动的均方根值经常也用 表示，如式（表示，如式（4-1-94-1-9）所示。）所示。按照数理统计的理论，时钟周期抖动的均方差值可以由式（按照数理统计的理论，时钟周期抖动的均方差值可以由式（4-1-84-1-8）描述。）描述。其中，其中，表示时钟周期抖动的均方差值，表示时钟周期抖动的均方差值，t ti i

24、表示时钟周期的第表示时钟周期的第i i次测量值，次测量值，T T表示时钟周期的表示时钟周期的理想值。理想值。（4-1-84-1-8）（4-1-94-1-9）中国科大 快电子学 安琪15抖动的均方差值与峰抖动的均方差值与峰-峰值峰值 按按照照数数理理统统计计的的理理论论，时时钟钟周周期期抖抖动动的的均均方方差差值值与与峰峰-峰峰值值的的关关系系可以由式（可以由式（4-1-104-1-10）描述。）描述。（4-1-104-1-10）中国科大 快电子学 安琪16半周期抖动（半周期抖动（Half-Period JitterHalf-Period Jitter）近近年年来来一一种种新新的的高高速速数数据

25、据传传输输技技术术，即即：双双数数据据率率（Double Double Data Data RateRate，简简称称：DDRDDR）得得到到了了大大量量的的应应用用。与与传传统统的的时时钟钟同同步步传传输输技技术术不不同同，DDRDDR数数据据传传输输技技术术利利用用时时钟钟信信号号的的两两个个边边沿沿，即即时时钟钟的的上上升升沿沿和和下下降降沿沿进进行行数数据据传传输输，从从而而使使数数据据的的传传输输速速率率提提高高了了一一倍倍。由由于于有有了了这这种种新新的的数数据据传传输输机机制制，所所谓谓的的“Half-Period Half-Period JitterJitter”的的新新概概念

26、念被被提提出出。“Half-Period Half-Period JitterJitter”是是指指相相对对于于理理想想输输入入时时钟钟周周期期而而言言，在在半半个个时时钟钟周周期期里里，输输出出时时钟跳变偏离其理想位置的最大偏离量，如图钟跳变偏离其理想位置的最大偏离量，如图4-1-94-1-9所示。所示。（4-1-10-1-10）图图4-1-94-1-9显示了一个差分时钟信显示了一个差分时钟信号的完整周期，即两个半时钟周期。号的完整周期，即两个半时钟周期。理想的输入时钟的半个周期应是两倍理想的输入时钟的半个周期应是两倍的时钟信号频率的倒数，但是实际输的时钟信号频率的倒数，但是实际输出时钟的每

27、半个周期与理想的半周期出时钟的每半个周期与理想的半周期都有差值，经过多次测量得到的这种都有差值，经过多次测量得到的这种差值的最大值即为半周期抖动的峰差值的最大值即为半周期抖动的峰-峰值，如式峰值，如式4-1-104-1-10所示。所示。图图4-1-9 Half-Period Jitter4-1-9 Half-Period Jitter示意图示意图中国科大 快电子学 安琪17二二.前后周期抖动（前后周期抖动（Cycle-to-Cycle JitterCycle-to-Cycle Jitter）前前后后周周期期抖抖动动（Cycle-to-Cycle Cycle-to-Cycle JitterJit

28、ter）是是指指后后一一个个输输出出时时钟钟周周期期相相对对于于前前一一个个输输出出时时钟钟周周期期的的变变化化量量，如如图图4-1-104-1-10所所示示。Jitter1Jitter1为为第第2 2个个时时钟钟周周期期与与第第1 1个个时时钟钟周周期期之之间间的的时时钟钟抖抖动动，而而Jitter2Jitter2则则是是第第3 3个个时时钟钟周周期期与与第第2 2个个时时钟钟周周期期之之间间的的时时钟钟抖抖动动。前前后后周周期期抖抖动动一一般般用用抖抖动动的的最最大大值值表表示示，即即经经过过多多次次测测量量，其其测测量量最最大大值值Jitter(c-c)MaxJitter(c-c)Max

29、就就是是其其最最大大的的Cycle-to-Cycle JitterCycle-to-Cycle Jitter。（4-1-11-1-11）图图4-1-10 Half-Period Jitter4-1-10 Half-Period Jitter示意图示意图中国科大 快电子学 安琪18Cycle-to-Cycle Jitter的测量 在时钟抖动测量中，这种在时钟抖动测量中，这种Cycle-to-Cycle JitterCycle-to-Cycle Jitter的测量是最为困难的，因为需要连续的测量是最为困难的，因为需要连续测量两个相邻的时钟周期，这对测量仪器的精度要求非常高，而且为了掌握最大的测量两

30、个相邻的时钟周期，这对测量仪器的精度要求非常高，而且为了掌握最大的Cycle-Cycle-to-Cycle Jitterto-Cycle Jitter情况，需要测量大量的数据，需要大量的存储、计算和比较。通常使用专情况，需要测量大量的数据，需要大量的存储、计算和比较。通常使用专用的时间间隔分析仪（用的时间间隔分析仪（Timing Interval AnalyzerTiming Interval Analyzer）进行测量。进行测量。另一种测量方法是使用具有足够内存容量的宽带数字存储示波器。在这种方法中，先用另一种测量方法是使用具有足够内存容量的宽带数字存储示波器。在这种方法中，先用数字存储示波

31、器一次存取大量周期的被测时钟信号，然后使用商业有效的软件或自己编写的数字存储示波器一次存取大量周期的被测时钟信号，然后使用商业有效的软件或自己编写的专用软件进行分析和计算，得到测试结果。图专用软件进行分析和计算，得到测试结果。图4-1-104-1-10是使用是使用LeCoryLeCory公司的数字存储示波器测公司的数字存储示波器测试的一个试的一个41MHz41MHz时钟的时钟的Cycle-to-Cycle JitterCycle-to-Cycle Jitter。LeCroyScope:8600A(6GHz)LeCroyProbe:PP066(7.5GHz)图图4-1-10 4-1-10 一个一

32、个41MHz41MHz时钟的时钟的Cycle-to-Cycle JitterCycle-to-Cycle Jitter中国科大 快电子学 安琪19三三.长时间时钟抖动（长时间时钟抖动（Long-Term JitterLong-Term Jitter）长长时时间间时时钟钟抖抖动动指指的的是是测测量量经经过过大大量量的的时时钟钟周周期期后后，输输出出时时钟钟跳跳变变偏偏离离其其理理想想位位置置的的最最大大偏偏离离量量。实实际际的的时时钟钟周周期期数数量量取取决决于于时时钟钟频频率率和和具具体体的的应应用用。对对于于PCPC机机主主板板和和图图像像应应用用，这通常是这通常是10-2010-20 S

33、S。图图 4-1-11 4-1-11 长时间时钟抖动长时间时钟抖动 中国科大 快电子学 安琪20时钟抖动的表示方法时钟抖动的表示方法 用绝对时间来表示抖动量，即变化沿偏离理想位置的时间。在叙述上用绝对时间来表示抖动量，即变化沿偏离理想位置的时间。在叙述上面几种度量方法面几种度量方法 时，均以绝对时间来表示。时，均以绝对时间来表示。用百分比来表示抖动量，即绝对抖动量在一个周期中所占的百分比。用百分比来表示抖动量，即绝对抖动量在一个周期中所占的百分比。用角度来表示抖动量。把一个周期定义为用角度来表示抖动量。把一个周期定义为360360，抖动被表示为，抖动被表示为360360 中中一个角度。一个角度

34、。用均方根值用均方根值ttRMSRMS（RMS JitterRMS Jitter）来表示抖动量，这是抖动的统计量，可以用峰）来表示抖动量，这是抖动的统计量，可以用峰-峰间的峰间的 抖动值（抖动值（Peak-Peak JitterPeak-Peak Jitter）来近似地表示抖动的均方根值）来近似地表示抖动的均方根值ttRMSRMS，它们之间的近似关，它们之间的近似关 系为：系为：例：例：假定时钟频率为假定时钟频率为155.52MHz155.52MHz，那么它的周期为，那么它的周期为 1/155.52MHz=6.43ns=3601/155.52MHz=6.43ns=360。假定。假定 峰峰-峰抖

35、动的绝对时间为峰抖动的绝对时间为100ps100ps，那么：，那么：抖动的绝对时间抖动的绝对时间：100ps 100ps 1.55521.5552 （百分比抖动）（百分比抖动）5.5985.598（角度抖动）（角度抖动）抖动的抖动的统计量：统计量：均方根值为：均方根值为：100ps/7 =14.286 100ps/7 =14.286 psps RMS RMS 占周期的百分比：占周期的百分比：0.015552/7 =0.222170.015552/7 =0.22217（4-1-124-1-12）中国科大 快电子学 安琪21同步时序方程同步时序方程同步数据传输机制同步数据传输机制-时序方程：时序方

36、程：建立方程：建立方程：保持方程：保持方程：中国科大 快电子学 安琪22本节小结本节小结 实际的时钟信号总是存在着误差，指的是实际的时钟信号总是存在着误差，指的是“时钟信号的理想时钟信号的理想“沿变沿变”和实际上和实际上 的的“沿变沿变”之差之差”。时钟信号的误差，按误差性质来分，可以分为两种：时钟信号的误差，按误差性质来分，可以分为两种：时钟偏差（时钟偏差（Clock SkewClock Skew）：）：静态误差。静态误差。时钟抖动（时钟抖动（Clock JittersClock Jitters）：）：动态误差。动态误差。时钟偏差的大小可用时钟偏差的大小可用“时钟性能损失时钟性能损失”来表示

37、，也可以用偏差的绝对来表示，也可以用偏差的绝对 数值表征。数值表征。时钟抖动一般采用两种方法度量：时钟抖动一般采用两种方法度量：峰峰-峰值（峰值（Peak to PeakPeak to Peak）均方根值（均方根值（RMSRMS）同步时序方程同步时序方程中国科大 快电子学 安琪234-2时钟的产生时钟的产生 石英晶体振荡器是目前数字电路设计中使用最为广泛的一种时钟源。石英晶体振荡器是目前数字电路设计中使用最为广泛的一种时钟源。在在石石英英谐谐振振器器问问世世之之前前，人人们们主主要要使使用用LC振振荡荡器器，其其频频率率稳稳定定性性只只能能达达到到10-4量量级级。自自1880年年法法国国物物

38、理理学学家家比比埃埃尔尔 居居里里兄兄弟弟共共同同发发现现“压压电电效效应应”起起，揭揭开开了了使使用用“石石英英稳稳频频”的的序序幕幕。1921年年，在在居居里里兄兄弟弟发发现现“压压电电效效应应”41年年后后，英英国国人人Cady用用X切切50KHz晶晶体体制制成成了了世世界界上上第第一一个个晶晶体体振振荡荡器器，频频率率稳稳定定性性达达到到10-5量量级级，比比LC振振荡荡器器高高出出一一个个数数量量级级。随随后后被被用用于于无无线线电电广广播播，播播出出了了当当时时稳稳定定性性最最高高的的无无线线电电信信号号，引引起起了了强强烈烈反反响响。1927年年，石石英英钟钟问问世世，作作为为“

39、一一级级频频率率标标准准”使使用用。科科学学家家由由此此发发现现了了地地球球自自转转的的不不均均匀匀性性，结结束束了了以以地球自转为基础的地球自转为基础的“地球时钟地球时钟”的历史使命。的历史使命。石石英英谐谐振振器器的的技技术术水水平平和和性性能能指指标标决决定定了了石石英英晶晶体体振振荡荡器器的的技技术术水水平平和和性性能能指指标标。前前者者的设计水平和制造工艺技术的每一次突破，都带来了后者在性能指标上的一次突破。的设计水平和制造工艺技术的每一次突破，都带来了后者在性能指标上的一次突破。大大体体上上，其其频频率率准准确确性性每每二二十十年年提提高高一一个个数数量量级级。例例如如：1940年

40、年为为10-310-4；1980年年为为10-510-6；2000年约为年约为10-610-7。频率稳定性大约每十年提高一个数量级。频率稳定性大约每十年提高一个数量级。4-2-1 晶体振荡器晶体振荡器中国科大 快电子学 安琪244-2-2 锁相环电路锁相环电路 图图4-2-134-2-13是锁相环电路的基本组成。尽管锁相环的设计方法多种多样，但所有的设计都包是锁相环电路的基本组成。尽管锁相环的设计方法多种多样，但所有的设计都包含了图含了图4-2-134-2-13中的三个基本成分：中的三个基本成分：鉴相器（鉴相器（Phase DetectorPhase Detector，简称为：，简称为：PDP

41、D）低通滤波器（低通滤波器（Low Pass FilterLow Pass Filter，简称为：，简称为：LPWLPW）压控振荡器（压控振荡器（Voltage Control OscillatorVoltage Control Oscillator，简称为：简称为：VCO）。）。锁相环实质上就是自动相位控制，它是一个典型的负反馈系统。它的基本功能是跟踪输入锁相环实质上就是自动相位控制，它是一个典型的负反馈系统。它的基本功能是跟踪输入信号的相位，这一功能是通过鉴相器产生一个与输入信号和压控振荡器输出信号的相位差成比信号的相位，这一功能是通过鉴相器产生一个与输入信号和压控振荡器输出信号的相位差成

42、比例的电压而完成的。相位误差电压通过低通滤波器，在那里抑制了噪声和高频信号成分。经滤例的电压而完成的。相位误差电压通过低通滤波器，在那里抑制了噪声和高频信号成分。经滤波后的相位误差电压调制了波后的相位误差电压调制了VCOVCO频率，重新在鉴相器中与输入信号比较，直到频率，重新在鉴相器中与输入信号比较，直到VCOVCO输出以固定的输出以固定的相位关系锁住输入信号。锁相环通过跟踪信号的相位，频率同步和频率跟踪便获得了。相位关系锁住输入信号。锁相环通过跟踪信号的相位，频率同步和频率跟踪便获得了。图图4-2-13 4-2-13 锁锁相相环环的三个基本的三个基本组组成部分成部分中国科大 快电子学 安琪2

43、54-2-3 直接数字合成（直接数字合成（DDS）直接数字合成直接数字合成（DirectDigitalSynthesis，简称为：简称为：DDS）直直接接数数字字合合成成是是用用数数字字控控制制的的方方法法从从一一个个参参考考时时钟钟来来产产生生多多种种频频率率的的输输出出时时钟钟。输输出出时时钟钟的的频频率率可可以以在在大大范范围围内内变变化化，并并且且具具有有良良好好的的频频率率分分辨辨率率。在在要要求求多多种种采采样样率率，且且变变化化灵灵活、范围较大的应用情况下，采用活、范围较大的应用情况下，采用DDSDDS技术来产生系统时钟不失为一个很好的途径。技术来产生系统时钟不失为一个很好的途径

44、。（一）（一）DDSDDS的工作原理的工作原理 图图4-2-204-2-20是一个是一个DDSDDS的基本原理框图。它的基本技术是所谓的数字控制振荡器技术（的基本原理框图。它的基本技术是所谓的数字控制振荡器技术（NCONCO：Numerically Controlled OscillatorNumerically Controlled Oscillator）。）。图图4-2-20 DDS的基本原理框图的基本原理框图 中国科大 快电子学 安琪26相位累加器的工作原理相位累加器的工作原理 DDSDDS的核心是相位累加器，如图的核心是相位累加器，如图4-2-204-2-20中（虚线框）所示。相位累加

45、器由三部分组成，即相中（虚线框）所示。相位累加器由三部分组成，即相位寄存器，位寄存器，相位寄存器和加法器。相位寄存器和加法器。相位累加器的输出随系统参考时钟（相位累加器的输出随系统参考时钟（fC）的每一个周期更新一次，即在每一个时钟周期，）的每一个周期更新一次，即在每一个时钟周期，相位累加器的输出都增加相位累加器的输出都增加M大小。所以我们称大小。所以我们称M为相位增量。为相位增量。假定假定 相位寄存器的相位寄存器的M值为值为0000000101，而相位寄存器的初始值设定为，而相位寄存器的初始值设定为0000000000，则每一个时钟，则每一个时钟周期，相位累加器的输出增加周期，相位累加器的输

46、出增加0000000101。如果相位累加器的字长为。如果相位累加器的字长为3232位，即位，即n n=32=32，则相位累加则相位累加器的输出重新返回到器的输出重新返回到0000000000的初始值需要的初始值需要 个时钟周期。个时钟周期。很显然，很显然，M值的大小决定了相位累加器全部输出值循环一次的周期（值的大小决定了相位累加器全部输出值循环一次的周期（T T）,我们有：我们有：输入输入相位相位寄存器寄存器寄存器寄存器寄存器寄存器相位相位MSIN存储器存储器DAC滤波器滤波器低通低通fofcnnnnnN相位累加器相位累加器 由式（由式（4-2-204-2-20）可看出，）可看出，T T与与M

47、成反比。成反比。M值越大，相位值越大，相位累加器全部输出值循环一次的累加器全部输出值循环一次的周期就越小，反之依然。周期就越小，反之依然。（4-2-20）中国科大 快电子学 安琪27TurningEquation 如图如图4-2-204-2-20中所示：相位累加器的输出用来作为一个正弦波数据存储器的地址。该存储器中所示：相位累加器的输出用来作为一个正弦波数据存储器的地址。该存储器存有一个完整周期正弦波所对应的全部幅度值，所以，当相位累加器的输出对该存储器寻址时，存有一个完整周期正弦波所对应的全部幅度值，所以，当相位累加器的输出对该存储器寻址时，就得到从就得到从0 0度到度到360360度正弦波

48、波形中的一个相位点。因此，随着相位累加器的输出不断变化（每度正弦波波形中的一个相位点。因此，随着相位累加器的输出不断变化（每次增加次增加M大小），正弦波数据存储器中的对应正弦波幅度值就不断被读出。当相位累加器全部大小），正弦波数据存储器中的对应正弦波幅度值就不断被读出。当相位累加器全部输出值被循环一次时（周期为输出值被循环一次时（周期为T T），），则正弦波数据存储器正好输出一个完整周期的正弦波幅度数则正弦波数据存储器正好输出一个完整周期的正弦波幅度数据。该数据通过一个据。该数据通过一个DACDAC和一个低通滤波器输出，形成一个完整的正弦波波形。和一个低通滤波器输出，形成一个完整的正弦波波形。

49、对于一个对于一个n n位的相位累加器，一共有位的相位累加器，一共有 个可能的相位点，而个可能的相位点，而 相位寄存器中的相位寄存器中的M值则决定了值则决定了相位累加器每次增加的量。相位累加器的输出值全部循环一次所需要的周期（相位累加器每次增加的量。相位累加器的输出值全部循环一次所需要的周期（T T），），就是正弦波就是正弦波数据存储器输出一个完整正弦波幅度数据的周期。因此，输出正弦波的频率数据存储器输出一个完整正弦波幅度数据的周期。因此，输出正弦波的频率 （f f0 0）就是相位累就是相位累加器的输出值全部循环一次所需要的周期（加器的输出值全部循环一次所需要的周期（T T）的倒数。我们有：的倒

50、数。我们有：（4-2-21）式（式（4-2-21）是）是DDS的基本关系的基本关系式，被称为式，被称为“Turning Equation”。输入输入相位相位寄存器寄存器寄存器寄存器寄存器寄存器相位相位MSIN存储器存储器DAC滤波器滤波器低通低通fofcnnnnnN相位累加器相位累加器中国科大 快电子学 安琪28DigitalPhaseWheel 数字相位轮很形象地解释数字相位轮很形象地解释了相位累加器的工作原理。了相位累加器的工作原理。相位轮一周的相位点数量相位轮一周的相位点数量取决于取决于n n，最大值为：最大值为：。M数值给出了每次相位变数值给出了每次相位变化的增量。化的增量。M大意味着