EDA 课程设计报告 基于VHDL的电子秒表的设计.doc

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1、EDA技术及应用课程设计报告题 目： 基于VHDL的电子秒表的设计 院 （系）： 机电与自动化学院 专业班级： 电气工程及其自动化1101 学生姓名： 心系学弟学妹的好学长 学 号： * 指导教师： 汪 媛 2014年 1月 6日至2014 年 1月10日华中科技大学武昌分校制目 录1.课程设计目的3 2.课程设计主要内容42.1设计实验说明4 2.2数字秒表组成及实现功能42.3系统总体框图43.各模块的设计及仿真 5 3.1二十四进制计数器模块设计和仿真5 3.2六十进制计数器模块设计和仿真7 3.3分频器模块设计和仿真9 3.4 LED显示模块设计和仿真10 3.5 顶层仿真 134.心

2、得体会 155.主要参考资料 161.课程设计目的 在Quartus II软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA试验箱，完成数字秒表的硬件功能。本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。掌握较复杂的逻辑设计和调试学习用原理图+VHDL语言设计逻辑电路学习数字电路模块层次设计掌握QuartusII软件 2.课程设计主要内容2.1 设计实验说明 设计一个电子秒表，给定时钟信号为256HZ，要求系统达到以下功能： (

3、1)用6个数码管分别显示时、分、秒， 计时范围为00:00:00 23: 59：59; (2)计时精度是1s; (3)具有启/ 停开关, 复位开关, 可以在任何情况下使用。2.2 数字秒表组成及实现功能 电子秒表的基本工作原理就是不断输出连续脉冲给加法计数器，加法计数器通过译码器来显示它所记忆的脉冲周期个数。2.3 系统总体框图根据系统设计要求, 系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图2-1所示 图2-1 系统顶层设计图图2-1中左边为三个输入信号en，clk，reset，分别为启动/停止开关，时钟信号和复位开关。中间从上

4、至下依次为count24，count60，count60，fenpinqi。右边是clock1和输出信号wei3.0, led6.0。3.各模块的设计及仿真 本系统由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能, 输入信号是256 Hz，通过分频后为1hz，时钟信号是1 Hz 作为秒表的秒输入, 秒为60 进制计数器, 分也为60 进制计数器, 小时采用二十四进制计数器, 各级进位作为高位的使能控制。3.1 二十四进制计数器模块设计和仿真设计一个八位的二十四进制计数器模块，输入信号为en、reset、clk，分别为使能、复位和时钟信号，输出信号为qa30、qb30，分别为低4

5、位输出、高4位输出。 图3-1 二十四进制计数器示意图该模块部分VHDL 源程序如下:LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count24 ISPORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); END count24;ARCHITECTURE a1 OF count24 ISBEGINprocess(clk

6、)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0);beginIf Reset = 0then tma:=0000; tmb:=0000; else if clkevent and clk=1 then if en=1 then if tma=1001 then tma:=0000;tmb:=tmb+1; elsif tmb=0010 and tma=0011 then tma:=0000;tmb:=0000; else tma:=tma+1; end if; end if

7、; end if;end if; qa=tma;qb=tmb; end process;END a1; 二十四进制计数器模块仿真图3-2 二十四进制计数器模块仿真图3-3 二十四进制计数器模块仿真图3-2，图3-3 均为二十四进制计数器仿真波形图CLK：时钟信号 RST：复位信号 低电平清零 En：置数端 低电平不让它继续计数qb、qa：输出的四位二进制数，分别对于要输出数的十位个位 3.2 六十进制计数器模块设计和仿真 设计一个八位的六十进制计数器模块，输入信号为en、reset、clk，分别为使能、复位和时钟信号，输出信号为qa30、qb30、rco，分别为低4位输出、高4位输出和进位位。

8、 图3-4 六十进制计数器示意图该模块部分VHDL 源程序如下:LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count60 ISPORT( en,Reset,clk: in STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0); rco: OUT STD_LOGIC); END count60;ARCHITECTURE a OF count60 ISBEGINpr

9、ocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0);beginIf Reset =0then tma:=0000; tmb:=0000; elsif clkevent and clk=1 thenif en=1 thenrco=tmb(2)and tmb(0)and tma(3)and tma(0); if tma=1001 then tma:=0000; if tmb=0101 then tmb:=0000; else tmb:=tmb+1; end i

10、f; else tma:=tma+1; end if; end if; end if; qa=tma;qb=tmb; end process;END a; 六十进制计数器模块仿真图3-5 六十进制计数器模块仿真图3-6 六十进制计数器模块仿真图3-5、图3-6均为六十进制计数器仿真波形图CLK：时钟信号 RST：复位信号 低电平清零 En：置数端 低电平不让它继续计数qb、qa：分别为输出数的十位个位，qb取值范围为0-5，qa取值范围为0-9rco：进位信号，当qb=5，qa=0, rco=0时，clk上升沿来到后，qb=0, qa=0, rco=1； 当qb=5，qa=0, rco=1时，

11、clk上升沿来到后，qb=0, qa=0, rco=03.3 分频器模块设计和仿真设计一个分频器，要求将输入256HZ的时钟信号分频为1HZ的时钟信号作为秒表的秒输入。输入信号为clk和rst，分别为时钟信号和复位信号，输出信号为clk_out，为分频器1HZ的时钟信号输出。图3-7 分频器示意图该模块部分VHDL 源程序如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fp is port(RST,CLK:in std_logic; CLK_OUT:out std_logic)

12、;end entity fp;architecture art of fp is constant divide_period:integer:=256; begin process(CLK,RST)is variable cnt:integer range 0 to 255; begin if(RST=0)then cnt:=0; CLK_OUT=0; elsif CLKevent and CLK=1then if(cnt(divide_period/2)then CLK_OUT=1; cnt:=cnt+1; elsif(cnt(divide_period-1)then CLK_OUT=0;

13、 cnt:=cnt+1; else cnt:=0; end if; end if; end process;end architecture art;分频器模块仿真因时钟脉冲（为256hz）通过分频器256分频后频率（为1hz），仿真波形显示前一小段，不能看出输出规律，所以做仿真是用3分频后的波形，真正在实验箱上是256分频。图3-8分频器模块仿真CLK：输入分频前的时钟信号 RST：复位信号 低电平清零Clkout：输出分频后的时钟信号3.4 LED显示模块设计和仿真LED有着显示亮度高，响应速度快的特点，最常用的是七段式LED显示器，又称数码管。七段LED显示器内部由七个条形发光二极管和一

14、个小圆点发光二极管组成，根据各管的亮暗组合成字符。LED数码管的ga七个发光二极管因加正电压而发亮，因加零电压而不能发亮，不同亮暗的组合就能形成不同的字形，这种组合称之为字形码(段码)，如显示”0”,字形码为3fh。 图3-9 LED数码管结构图 数码管的接口有静态接口和动态接口。动态接口采用各数码管循环轮流显示的方法，当循环显示频率较高时，利用人眼的暂留特性 ，看不出闪烁显示现象，这种显示需要一个接口完成字形码的输出(字形选择)，另一接口完 成各数码管的轮流点亮(数位选择)。将二十四进制计数器和2个六十进制计数器的输出作为LEDA显示模块的输入，在时钟信号的控制下通过此模块完成6个LED数码

15、管的显示，输出信号为WEI20和LED60，分别为位选信号和段码输出。图3-10 LED显示示意图该模块部分VHDL 源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clock1 IS PORT(CLK: IN STD_LOGIC;S1, S2, S3, S4, S5, S6: IN STD_LOGIC_VECTOR(3 DOWNTO 0);WEI: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);LED: OUT STD_LOGIC_VECTOR(6

16、 DOWNTO 0);END ENTITY;ARCHITECTURE behave OF clock1 ISSIGNAL CNT6 : INTEGER RANGE 0 TO 5 := 0;SIGNAL SHUJU: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PRO1:PROCESS(CLK)BEGINIF CLKEVENT AND CLK = 1 THENCNT6 WEI = 000; SHUJU WEI = 001; SHUJU WEI = 010; SHUJU WEI = 011; SHUJU WEI = 100; SHUJU WEI = 101; SHUJU

17、= S6;CNT6 NULL;END CASE;END IF;END PROCESS;PRO2: PROCESS(SHUJU)BEGINCASE SHUJU ISWHEN 0000 = LED LED LED LED LED LED LED LED LED LED LED= ; END CASE;END PROCESS;END ; LED显示模块仿真 图3-11 LED显示模块仿真 Clk：时钟信号s1，s2，s3，s4，s5，s6:输入的的四位二进制数led：输出的七位二进制数，对应数码管脚的输出gfedcbawei:输出的三位而进制数（输出范围为000-101），控制led输出，当wei=

18、000时，led输出s1对应的十进制数的数码管脚gfedcba当wei=001时，led输出s2对应的十进制数的数码管脚gfedcba当wei=010时，led输出s3对应的十进制数的数码管脚gfedcba当wei=011时，led输出s4对应的十进制数的数码管脚gfedcba当wei=100时，led输出s5对应的十进制数的数码管脚gfedcba当wei=101时，led输出s6对应的十进制数的数码管脚gfedcba3.5 顶层仿真因时钟脉冲（为256hz）通过分频器256分频后频率（为1hz），仿真波形显示前一小段，不能看出输出规律，所以做仿真是用3分频后的波形，真正在实验箱上验证是再改。

19、 图3-12 顶层仿真 CLK：时钟信号 RST：复位信号 低电平清零 En：置数端 低电平不让它继续计数led：输出的七位二进制数，对应数码管脚的输出gfedcbawei:输出的三位而进制数（输出范围为000-101），控制led输出，当wei=000时，led输出对于秒钟的个位当wei=001时，led输出对于秒钟的十位当wei=010时，led输出对于分钟的个位当wei=011时，led输出对于分钟的十位当wei=100时，led输出对于时钟的个位当wei=101时，led输出对应时钟的十位 4.心得体会 通过这次设计我学到了不少EDA在实际中的应用，我们把课堂上学习的硬件描述语言应用到

20、了实际，巩固了已经学到的东西，并对它有了更深层次的理解。这个实验设计虽然是一个简单的，但是我在具体的实验操作中还是遇到了重重困难，好多问题都是同学帮我解决的，在一些实际的操作中大家的相互协作很重要。通过对数字秒表的设计，进行理论与实际的结合，提高了我们与计算机有关设计的能力，提高了分析、解决计算机技术实际问题的能力。实际操作让我了解一个电子系统的实际开发过程，这就是学到了实际操作方面的东西，体会到了模块化设计法的优势。5.主要参考资料1 杨晖大规模可编程逻辑器件与数字系统设计北京：北京航空航天大学出版社，20102 任爱锋基于FPGA的嵌入式系统设计西安： 西安电子科技大学出版社，20113

21、杨恒FPGA/CPLD最新实用技术指南北京：清华大学出版社，20104 王锁萍电子设计自动化（EDA）教程成都：电子科技大学出版社，20095 路而红电子设计自动化应用技术北京：北京希望电子出版社，20096 潘松VHDL实用教程. 成都：电子科技大学出版社，20107 阎石主编. 数字电子技术基础. 第五版. 高等教育出版社,2010年：167325 8 王辉 殷颖 陈婷 俞一鸣.MAX+plus和Quartus应用与开发技巧.机械工业出版社，2007.1课程设计成绩评定表成绩评定项 目比例得 分平时成绩（百分制记分）30%业务考核成绩（百分制记分）70%总评成绩（百分制记分）100%评定等级优 良 中 及格 不及格指导教师（签名）：20 年 月 日