VHDL数字频率计设计报告.docx

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1、电子科技大学实验 报 告学生姓名： 学 号： 指导教师： 一、实验室名称： 二、实验项目名称：数字及频率计的设计及实现三、实验原理：1、测频原理若某一信号在T秒时间里重复变化了N 次，则根据频率的定义可知该信号的频率fs 为：fs=N/T 通常测量时间T取1秒或它的十进制时间。频率计方框图如下：1）时基T 产生电路：提供准确的计数时间T。晶振产生一个振荡频率稳定的脉冲，通过分频整形、门控双稳后，产生所需宽度的基准时间T的脉冲，又称闸门时间脉冲。注意：分频器一般采用计数器完成，计数器的模即为分频比。2）计数脉冲形成电路：将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。3）计数显示电路：对

2、被测信号进行计数，显示被测信号的频率。计数器一般采用多位10 进制计数器；控制逻辑电路控制计数的工作程序：准备、计数、显示、复位和准备下一次测量。2、具体实现：1) 测频控制逻辑电路（以1 秒为例）2） 产生一个1秒脉宽的周期信号；3） 对计数器的每一位计数使能进行控制；4） 完成下一次测量前的计数器复位；以下是一种可能的时序关系：5） 10 进制计数器要求具有计数使能端CNTEN、复位端CLR、进位输出端CO。3、元件例化图（方框图）：注意：用8个十进制计数器实现1MHz计数。四、实验目的：1、学会数字频率计的设计方法；2、掌握自顶向下的设计方法，体会其优越性。五、实验内容：1、用VHDL

3、完成8 位数字频率计的设计, 该频率计要求频率测量范围：1 Hz 20 MHz；测量误差0.1%；具有清零复位功能；频率测量结果用八位数码管稳定显示；2、用实验系统箱实现该频率计，并用数码管显示所测的频率值。六、实验器材（设备、元器件）：PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干。七、实验步骤：1、画出实验原理方框图；2、设计各个元件；3、进行元件例化；4、下载程序，查看数码管显示的频率是否和待测的频率相同。八、实验数据及结果分析：该频率计有分频模块、计数模块、频率计数控制模块、锁存模块、扫描显示控制模块组成，由于计数模块和扫描显示控制模块前面的实验报告已经给出，这里

4、仅给出锁存模块、频率计数控制模块的源程序。（1） 频率计数控制模块：（2） 锁存模块（3） 分频模块（4） 频率计全电路2、全电路实验结果测试clk2结果：（clk2=4.88KHZ)测试clk1结果：（clk1=78.125kHZ)九、实验结论：（1）分频模块实现了对输入频率的20M分频，即可由20MHz的的频率得到1Hz的输出频率；（2）频率计数控制模块实现了对计数器使能端的控制、对计数器的清零控制、对锁存器使能端的控制。1Hz的时钟信号输入输入端textctl_clk，在计数器的使能端产生了1s的高电平，在锁存使能端产生了0.5秒的高电平，同时在后0.5秒产生在计数器清零端产生了低电平；

5、该模块是频率计的灵魂。（3）锁存模块在其使能端高电平时完成数据的输入，并在使能端为低电平时完成对数据的锁存。（4）在实验室箱上，数码管能显示由Fin端输入的频率。十、心得体会（1）对频率计原理以及各个模块功能的理解的深入理解才能顺利完成各个模块的设计以及程序的编写；（2）对时序的分析理解在该实验中有举足轻重的作用。只有清楚地分析时序，才能理解各个模块之间的相互关联，才能正确编写程序；在本实验开始，由于没有认真理解锁存使能端的时序，导致编写的程序使数码管的显示不稳定，数码管会清楚的显示清零的过程；（3）锁存器的地位不言而喻，要使输出稳定，必须有锁存模块；（4）在分频模块的源程序中，只要对程序中的计数信号的条件值进行修改就能实现对不同频率的分频；（5）由于对试验箱的进一步熟悉，实验过程中下载程序和连线比较顺利。十一、思考题1、 增加计数器的位数就能实现测频范围的扩大；2、 缩小延迟，减少毛刺，提高锁存器性能能够有效提高频率计的精度。