EDA工具软件QuartusⅡ的使用.ppt

《EDA工具软件QuartusⅡ的使用.ppt》由会员分享，可在线阅读，更多相关《EDA工具软件QuartusⅡ的使用.ppt（66页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、EDA实验10/26/20221EDA实验内容实验内容nQuartus基本应用基本应用n简单组合电路的设计简单组合电路的设计(P106)实验内容：利用实验内容：利用Quartus完成完成2选选1多路选择多路选择器的文本输入和仿真测试。最后在实验系统上器的文本输入和仿真测试。最后在实验系统上进行硬件测试，验证本项设计的功能。进行硬件测试，验证本项设计的功能。n用原理图输入法设计用原理图输入法设计1位全加器位全加器实验内容：利用原理图输入设计一个实验内容：利用原理图输入设计一个1位二进位二进制全加器制全加器(参见参见P86)。10/26/20222EDAEDA设计流程设计流程uEDAEDA设计流程

2、包括设计准备、设计输入、设计处理和器件编设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤。程四个步骤。设计准备设计处理优化、综合适配、分割布局、布线器件编程设计完成器件测试时序仿真功能仿真设计输入原理图硬件描述语言波形图10/26/20223EDAEDA设计流程设计流程u设计准备设计准备 指设计者在进行设计之前，依据任指设计者在进行设计之前，依据任务要求，确定系统所要完成的功能及复务要求，确定系统所要完成的功能及复杂程度，器件资源的利用、成本等工作。杂程度，器件资源的利用、成本等工作。u设计输入设计输入图形输入方式图形输入方式/原理图输入原理图输入文本输入方式文本输入方式波形输入方式

3、波形输入方式10/26/20224EDAEDA设计流程设计流程u设计处理设计处理设计编译和检查：语法、规则设计编译和检查：语法、规则逻辑优化和综合：将行为描述转换为与逻辑优化和综合：将行为描述转换为与FPGA/CPLDFPGA/CPLD的基本结构相映射的网表文件或的基本结构相映射的网表文件或程序。程序。适配和分割：将综合器产生的网表文件配置适配和分割：将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载于指定的目标器件中，使之产生最终的下载文件。文件。布局布线布局布线生成编程数据文件生成编程数据文件10/26/20225EDAEDA设计流程设计流程u设计校验设计校验 在编程下载前必

4、须对适配生成的结果进行在编程下载前必须对适配生成的结果进行模拟测试，以验证设计，排除错误。模拟测试，以验证设计，排除错误。设计校验过程包括功能仿真和时序仿真。设计校验过程包括功能仿真和时序仿真。功能仿真是直接对行为描述的逻辑功能进行功能仿真是直接对行为描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足设计测试模拟，以了解其实现的功能是否满足设计的要求。该过程不涉及硬件特性。在编译后即的要求。该过程不涉及硬件特性。在编译后即可执行。可执行。时序仿真接近真实器件运行特性的仿真，仿时序仿真接近真实器件运行特性的仿真，仿真文件包含硬件特性。该过程的仿真文件必须真文件包含硬件特性。该过程的仿真文件必

5、须来自针对具体器件的综合器与适配器。来自针对具体器件的综合器与适配器。10/26/20226EDAEDA设计流程设计流程u器件编程器件编程 把适配后生成的下载或配置文件通过编程器把适配后生成的下载或配置文件通过编程器或编程电缆向或编程电缆向FPGAFPGA或或CPLDCPLD下载，以便进行硬件下载，以便进行硬件调试和验证。调试和验证。通常将对通常将对CPLDCPLD的下载称为编程，地的下载称为编程，地FPGAFPGA的的下载称为配置。下载称为配置。u器件测试和设计验证器件测试和设计验证 将含有载入了设计的将含有载入了设计的FPGA/CPLDFPGA/CPLD的硬件系的硬件系统进行统一测试，最终

6、验证设计项目在目标系统进行统一测试，最终验证设计项目在目标系统上的实际情况，以排除错误，改进设计。统上的实际情况，以排除错误，改进设计。10/26/20227常用常用EDAEDA工具工具u设计输入编辑器设计输入编辑器 u仿真器仿真器uHDL综合器综合器10/26/20228设计输入编辑器设计输入编辑器 通常专业的通常专业的EDAEDA工具供应商或各可编程逻辑器件厂工具供应商或各可编程逻辑器件厂商都提供商都提供EDAEDA开发工具，在这些开发工具，在这些EDAEDA开发工具中都含有开发工具中都含有设计输入编辑器，如设计输入编辑器，如XilinxXilinx公司的公司的FoundationFoun

7、dation、AlteraAltera公司的公司的MAX+plusIIMAX+plusII等。等。一般的设计输入编辑器都支持图形输入和一般的设计输入编辑器都支持图形输入和HDLHDL文本文本输入。图形输入通常包括原理图输入、状态图输入和输入。图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。原理图输入方式沿用传统波形图输入三种常用方法。原理图输入方式沿用传统的数字系统设计方式，即根据设计电路的功能和控制的数字系统设计方式，即根据设计电路的功能和控制条件，画出设计的原理图或状态图或波形图，然后在条件，画出设计的原理图或状态图或波形图，然后在设计输入编辑器的支持下，将这些图形输入到计

8、算机设计输入编辑器的支持下，将这些图形输入到计算机中，形成图形文件。中，形成图形文件。10/26/20229仿真器仿真器 在在EDAEDA技技术术中中仿仿真真的的地地位位非非常常重重要要，行行为为模模型型的的表表达达、电电子子系系统统的的建建模模、逻逻辑辑电电路路的的验验证证以以及及门门级级系系统统的的测测试试，每每一一步步都都离离不不开开仿仿真真器器的的模模拟拟检检测测。在在EDAEDA发发展展的的初初期期，快快速速地地进进行行电电路路逻逻辑辑仿仿真真是是当当时时的的核核心心问问题题，即即使使在在现现在在，各各个个环环节节的的仿仿真真仍仍然然是是整整个个EDAEDA设设计计流流程程中中最最重

9、重要要、最最耗耗时时的的一一个个步步骤骤。因因此此，仿仿真真器器的的仿仿真真速速度度、仿仿真真的的准准确确性性和和易易用用性性成成为为衡衡量量仿仿真真器器的重要指标。的重要指标。10/26/202210 几乎每个几乎每个EDAEDA厂商都提供基于厂商都提供基于Verilog/VHDLVerilog/VHDL的仿的仿真器。常用的仿真器有真器。常用的仿真器有Model TechnologyModel Technology公司的公司的ModelsimModelsim，CadenceCadence公司的公司的Verilog-XLVerilog-XL和和NC-SimNC-Sim，AldecAldec公司

10、的公司的Active HDLActive HDL，SynopsysSynopsys公司的公司的VCSVCS等。等。HDLHDL综合器综合器硬硬件件描描述述语语言言诞诞生生的的初初衷衷是是用用于于设设计计逻逻辑辑电电路路的的建建模模和和仿仿真真，但但直直到到SynoposysSynoposys公公司司推推出出了了HDLHDL综综合器后，才可以合器后，才可以HDLHDL直接用于电路设计。直接用于电路设计。10/26/202211HDLHDL综合器是一种用综合器是一种用EDAEDA技术实施电路设计中完成技术实施电路设计中完成电路化简、算法优化、硬件结构细化的计算机软件，电路化简、算法优化、硬件结构细

11、化的计算机软件，是将硬件描述语言转化为硬件电路的重要工具。是将硬件描述语言转化为硬件电路的重要工具。HDLHDL综综合器在把可综合的合器在把可综合的HDLHDL（VerilogVerilog或或VHDLVHDL）转化为硬件）转化为硬件电路时，一般要经过两个步骤。第电路时，一般要经过两个步骤。第1 1步是步是HDLHDL综合器对综合器对VerilogVerilog或或VHDLVHDL进行处理分析，并将其转换成电路结构进行处理分析，并将其转换成电路结构或模块，这时是不考虑实际器件实现的，即完全与硬或模块，这时是不考虑实际器件实现的，即完全与硬件无关，这个过程是一个通用电路原理图形成的过程。件无关，

12、这个过程是一个通用电路原理图形成的过程。第第2 2步是对应实际实现目标器件的结构进行优化，并使步是对应实际实现目标器件的结构进行优化，并使之满足各种约束条件，优化关键路径等之满足各种约束条件，优化关键路径等。10/26/202212 HDLHDL综综合合器器的的输输出出文文件件一一般般是是网网表表文文件件，是是一一种种用用于于电电路路设设计计数数据据交交换换和和交交流流的的工工业业标标准准化化格格式式的的文文件件，或或是是直直接接用用硬硬件件描描述述语语言言HDLHDL表表达达的的标标准准格格式式的的网表文件，或是对应网表文件，或是对应FPGA/CPLDFPGA/CPLD器件厂商的网表文件。器

13、件厂商的网表文件。HDL HDL综合器是综合器是EDAEDA设计流程中的一个独立的设计设计流程中的一个独立的设计步骤，它往往被其他步骤，它往往被其他EDAEDA环节调用，完成整个设计流环节调用，完成整个设计流程。程。电电路路网网表表（逻逻辑辑图图）由由元元件件名名N N、模模型型M M、输输入入端端信信号号PIPI、输输出出端端信信号号POPO四四部部分分组组成成，是是唯唯一一确确定定电电路连接关系的数据结构。即：路连接关系的数据结构。即：E=E=（N N，M M，PIPI，POPO）10/26/202213例：一位全加器的电路网表例：一位全加器的电路网表E1，XOR，（，（X，Y），），S1

14、E2，XOR，（，（Cin，S1），），SumE3，AND，（，（X，Y），），S2E4，AND，（，（S1，Cin），），S3E5，OR，（，（S2，S3），），Cout&1=1=1E2E1E4E3E5SUMCOUTS1S3S2CINXY10/26/202214Quartus IIQuartusII是是Altera公公司司近近几几年年推推出出的的新新一一代代、功功能能强强大大的的可可编编程程逻逻辑辑器器件件设设计计环环境境。QuartusII支支持持Altera公公司司最最新新器器件件，如如ACEX1K、APEX20K、APEX20KC、APEX20KE、APEXII、ARM-basedEx

15、calibur、FLEX6000、FLEX10KE、MAX3000A、MAX7000AE、MAX7000B、Mercury和和 Stratix器器件。件。QuartusII支持多种编辑输入法，包括图形编辑支持多种编辑输入法，包括图形编辑输入法，输入法，VHDL、VerilogHDL和和AHDL的文本编辑输的文本编辑输入法，符号编辑输入法，以及内存编辑输入法。入法，符号编辑输入法，以及内存编辑输入法。10/26/202215Quartus IIQuartus II的图形编辑输入法的图形编辑输入法用原理图输入设计法进行数字系统设计时，用原理图输入设计法进行数字系统设计时，不需要任何硬件描述语言知识

16、，在掌握了数字逻不需要任何硬件描述语言知识，在掌握了数字逻辑电路的基本知识后，即可使用辑电路的基本知识后，即可使用Quartus IIQuartus II提供提供EDAEDA平台，设计数字电路。在平台，设计数字电路。在Quartus Quartus 平台上，使平台上，使用图形编辑输入法设计电路的操作流程包括编辑、用图形编辑输入法设计电路的操作流程包括编辑、编译、仿真和编程下载等基本过程。用编译、仿真和编程下载等基本过程。用Quartus Quartus IIII图形编辑方式生成的图形文件的扩展名为图形编辑方式生成的图形文件的扩展名为.gdf.gdf或或.bdf.bdf；用文本输入方式生成的文件

17、的扩展名为；用文本输入方式生成的文件的扩展名为.vhd.vhd。为了方便电路设计，设计者首先应当在计算为了方便电路设计，设计者首先应当在计算机中建立自己的工程目录，例如用机中建立自己的工程目录，例如用myedamybdfmyedamybdf文件夹存放设计文件夹存放设计.bdf.bdf文件，用文件，用myedamyvhdlmyedamyvhdl文文件夹存放设计件夹存放设计.vhd.vhd文件等。文件等。10/26/202216编辑原理图编辑原理图编译设计文件编译设计文件功能仿真功能仿真引脚锁定引脚锁定时序仿真时序仿真硬件调试硬件调试编程下载编程下载Quartus 原理图输入的基本操作原理图输入的

18、基本操作10/26/2022171.1.编辑设计文件编辑设计文件 Quartus II主窗口界面主窗口界面打打开开项项目目导导航航窗窗口口打打开开消消息息窗窗口口打打开开状状态态窗窗口口创创建建相相当当文文本本文文件件创创建建新新的的图图形形文文件件创创建建新新的的符符号号文文件件创创建建新新的的内内存存文文件件创创建建新新的的波波形形文文件件打打开开改改变变设设置置窗窗口口开开始始编编译译开开始始仿仿真真打打开开编编程程器器窗窗口口10/26/202218填入项目所在的填入项目所在的文件夹名文件夹名填入顶层项目名填入顶层项目名填入底层项目名填入底层项目名建立新的项目对话框建立新的项目对话框(

19、1)(1)建立设计项目（建立设计项目（ProjectProject）。）。执行执行“File”“NewProjectWizard”命令，命令，10/26/202219(2)(2)进入图形编辑方式。进入图形编辑方式。执行执行“File”“New”命令，选择命令，选择“BlockDiagram/SchematicFile”（模块（模块/原理图文件）方原理图文件）方式。式。编辑文件类型对话框编辑文件类型对话框10/26/202220（3 3）选择元件。在原理图编辑窗中的任何一个位置）选择元件。在原理图编辑窗中的任何一个位置上双击鼠标的左键将跳出一个元件选择窗。上双击鼠标的左键将跳出一个元件选择窗。图

20、图2.6 半加器逻辑图半加器逻辑图=1&SOCOAB基本逻辑元件库基本逻辑元件库参数可设置的强函数元件库参数可设置的强函数元件库基本逻辑元件库中的元件基本逻辑元件库中的元件由此输入所需要的元件名由此输入所需要的元件名MAX+plus库库10/26/202221半加器（）设计项目示意图半加器（）设计项目示意图10/26/202222 1 1位全加器的原理图位全加器的原理图全加器元件符号全加器元件符号10/26/202223一位全加器的图形编辑文件一位全加器的图形编辑文件（4）编辑图形文件）编辑图形文件10/26/2022242.编译设计文件编译设计文件 设计好的图形文件一定要通过编译。在编译中，

21、设计好的图形文件一定要通过编译。在编译中，Quartus IIQuartus II自动完成编译网表提取（自动完成编译网表提取（Compiler Compiler Netlist ExtractorNetlist Extractor）、数据库建立（）、数据库建立（Database Database BuilderBuilder）、逻辑综合（）、逻辑综合（Logic SynthesizerLogic Synthesizer）、逻辑）、逻辑分割（分割（PartitionerPartitioner）、适配（）、适配（FitterFitter）、延时网表）、延时网表提取（提取（Timing SNF Ex

22、tractorTiming SNF Extractor）和编程文件汇编）和编程文件汇编（AssemblerAssembler）等操作。）等操作。10/26/2022252.编译设计文件编译设计文件在编译设计文件前，应先选择下载的目标芯片，在编译设计文件前，应先选择下载的目标芯片，否则系统将以默认的目标芯片为基础完成设计文件的否则系统将以默认的目标芯片为基础完成设计文件的编译。在编译。在Quartus IIQuartus II集成环境下，执行集成环境下，执行“Assignments”“Assignments”菜单下的菜单下的“Device”“Device”命令，在弹出命令，在弹出器件选择对话框的

23、器件选择对话框的“Family“Family：”栏目中选择目标芯片栏目中选择目标芯片系列名，如系列名，如“FLEX10K”“FLEX10K”，然后在，然后在“Available“Available devices:”devices:”栏目中用鼠标点黑选择的目标芯片型号，栏目中用鼠标点黑选择的目标芯片型号，如如“EPF10KLC84-4”“EPF10KLC84-4”，选择结束按，选择结束按“OK”“OK”键。键。执行执行“Processing”“Start“Processing”“Start Compilation”Compilation”命令，或者按命令，或者按“开始编译开始编译”按键，即按键

24、，即可进行编译，编译过程中的相关信息将在可进行编译，编译过程中的相关信息将在“消息窗口消息窗口”中出现。中出现。10/26/202226目标芯片选择对话框目标芯片选择对话框10/26/202227单击标题栏中的单击标题栏中的ProcessingStartCompilation选项，启动全程编译。如果工选项，启动全程编译。如果工程文件中有错误，在下方的信息栏中会显程文件中有错误，在下方的信息栏中会显示出来。可双击此条提示信息，在闪动的示出来。可双击此条提示信息，在闪动的光标处（或附近）仔细查找，改正后存盘，光标处（或附近）仔细查找，改正后存盘，再次进行编译，直到没有错误为止。编译再次进行编译，直

25、到没有错误为止。编译成功的标志是所有进程都完成。成功的标志是所有进程都完成。10/26/2022283.3.仿真设计文件仿真设计文件4.4.仿真是仿真是对电路设计的逻辑行为和功能进对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面行模拟检测，可以获得许多设计错误及改进方面的信息。的信息。仿真一般需要经过建立波形文件、输入仿真一般需要经过建立波形文件、输入信号节点、设置波形参量、编辑输入信号、波形信号节点、设置波形参量、编辑输入信号、波形文件存盘、运行仿真器和分析仿真波形等过程。文件存盘、运行仿真器和分析仿真波形等过程。（1 1）建立波形文件）建立波形文件执行执行“File”

26、File”“New”“New”命令，在弹出编辑文件类命令，在弹出编辑文件类型对话框，选择型对话框，选择“Other Files”Other Files”中的中的“Vector Vector Waveform File”Waveform File”方式，或者直接按主窗口上的方式，或者直接按主窗口上的“创建新的波形文件创建新的波形文件”按键，按键，10/26/202229 编译成功后可以看到编译报告，左边编译成功后可以看到编译报告，左边栏目是编译处理信息目录，右边是编译报栏目是编译处理信息目录，右边是编译报告。这些信息也可以在告。这些信息也可以在ProcessingProcessing菜单下菜单下

27、的的Compilation ReportCompilation Report处见到。处见到。10/26/202230波形文件编辑界面波形文件编辑界面10/26/202231（2 2）输入信号节点）输入信号节点在波形编辑方式下，执行在波形编辑方式下，执行“Edit”“Edit”的的“Insert Node“Insert Node or Bus”or Bus”命令，或在波形文件编辑窗口的命令，或在波形文件编辑窗口的“Name”“Name”栏中点栏中点鼠标右键，在弹出的菜单中选择鼠标右键，在弹出的菜单中选择“Insert Node or Bus”“Insert Node or Bus”命令，即可弹出

28、插入节点或总线（命令，即可弹出插入节点或总线（Insert Node or BusInsert Node or Bus）对话框。对话框。插入信号节点对话框插入信号节点对话框10/26/202232节点发现者对话框节点发现者对话框10/26/202233（3 3）设置波形参量）设置波形参量Quartus IIQuartus II默认的仿真时间域是默认的仿真时间域是100ns100ns，如果，如果需要更长时间观察仿真结果，可执行需要更长时间观察仿真结果，可执行“Edit”“Edit”命令菜命令菜单中的单中的“End Time”“End Time”选项，在弹出的选项，在弹出的“End Time”“E

29、nd Time”选择窗中，选择适当的仿真时间域选择窗中，选择适当的仿真时间域。设置仿真时间域对话框设置仿真时间域对话框10/26/202234（4 4）编辑输入信号）编辑输入信号为为输输入入信信号号a a、b b和和cincin编编辑辑测测试试电电平平的的方方法法及及相相关操作与关操作与MAX+plusIIMAX+plusII基本相同基本相同(可参见可参见P98)P98)。（5 5）波形文件存盘）波形文件存盘执行执行“File”“File”选项的选项的“Save”“Save”命令，在弹出的命令，在弹出的“Save as”“Save as”对话框中直接按对话框中直接按“OK”“OK”键即可完成波

30、形键即可完成波形文件的存盘。在波形文件存盘操中，系统自动将波形文件的存盘。在波形文件存盘操中，系统自动将波形文件名设置设计文件名同名，但文件类型是文件名设置设计文件名同名，但文件类型是.vwf.vwf。例。例如，全加器设计电路的波形文件名为如，全加器设计电路的波形文件名为“adder_1.vwf”“adder_1.vwf”。10/26/202235（6 6）运行仿真器）运行仿真器执行执行“Processing”“Processing”中的中的“Start“Start Simulation”Simulation”命令，或点击命令，或点击“Start Simulation”“Start Simul

31、ation”按按键，即可对全加器设计电路进行仿真。键，即可对全加器设计电路进行仿真。全加器的仿真波形全加器的仿真波形10/26/2022364.4.编程下载设计文件编程下载设计文件 上述的仿真仅是用来检查设计电路的逻辑功能是上述的仿真仅是用来检查设计电路的逻辑功能是否正确，与实际编程下载的目标芯片还没有联系。为否正确，与实际编程下载的目标芯片还没有联系。为了获得与目标器件对应的、精确的时序仿真文件，在了获得与目标器件对应的、精确的时序仿真文件，在对文件编译前必须选定设计项目的目标器件，在对文件编译前必须选定设计项目的目标器件，在Quartus IIQuartus II环境中主要选环境中主要选A

32、lteraAltera公司的公司的FPGAFPGA或或CPLDCPLD。编程下载包括选择目标芯片、引脚锁定、编译和编程下载包括选择目标芯片、引脚锁定、编译和编程下载等操作。编程下载等操作。完成选择目标芯片、引脚锁定再编译后再进行的完成选择目标芯片、引脚锁定再编译后再进行的仿真称为时序仿真，此时的仿真是针对具体的目标芯仿真称为时序仿真，此时的仿真是针对具体的目标芯片进行的。片进行的。10/26/202237（1 1）引脚锁定）引脚锁定在目标芯片引脚锁定前，需要确定使用的在目标芯片引脚锁定前，需要确定使用的EDAEDA硬硬件开发平台及相应的工作模式。然后确定了设计电路件开发平台及相应的工作模式。然

33、后确定了设计电路的输入和输出端与目标芯片引脚的连接关系，再进行的输入和输出端与目标芯片引脚的连接关系，再进行引脚锁定。引脚锁定。选择选择EDAEDA实验实验/开发设备开发设备GW48GW48的的实验结构图实验结构图，用，用“键键7”7”和和“键键8”8”分别作为分别作为A A、B B输入按键，接输入按键，接PIO12PIO12和和PIO13PIO13。用。用“D8”“D8”和和“D7”“D7”作为设计电路的进位作为设计电路的进位COCO与与和和SOSO输出显示接输出显示接PIO23PIO23和和PIO22PIO22（PIO39/65PIO39/65）。）。10/26/202238 执行执行“A

34、ssignments”“Assignments”项中的赋值编辑项中的赋值编辑“Assignments“Assignments Editor”Editor”命令或者直接按命令或者直接按“Assignments Editor”“Assignments Editor”按键，在弹按键，在弹出的赋值编辑对话框的出的赋值编辑对话框的“Category”“Category”栏目选择栏目选择“Pin”“Pin”项。项。赋值编辑对话框赋值编辑对话框10/26/202239 用用鼠鼠标标双双击击“Name”“Name”栏栏目目下下的的，在在其其下下拉拉菜菜单单中中列列出出了了设设计计电电路路的的全全部部输输入入和

35、和输输出出端端口口名名，例例如如全全加加器器的的a a、b b、cincin、coutcout和和sumsum端端口口等等。用用鼠鼠标标 选选 择择 其其 中中 的的 一一 个个 端端 口口 后后，再再 用用 鼠鼠 标标 双双 击击“Location”“Location”栏栏目目下下的的，在在其其下下拉拉菜菜单单中中列列出出了了目目标标芯芯片片全全部部可可使使用用的的I/OI/O端端口口，然然后后用用鼠鼠标标选选择择其其中中的的一一个个I/OI/O端端口口。例例如如，全全加加器器的的a a、b b、cincin、coutcout和和sumsum端端口口，分分别别选选择择Pin_23 Pin_2

36、3、Pin_22Pin_22、Pin_21Pin_21、Pin_37Pin_37和和Pin_36Pin_36。赋赋值值编编辑辑操操作作结结束束后后，存盘并关闭此窗口，完成引脚锁定。存盘并关闭此窗口，完成引脚锁定。锁定引脚后还需要对设计文件重新编译，产生设锁定引脚后还需要对设计文件重新编译，产生设计电路的下载文件（计电路的下载文件（.sof.sof）。）。10/26/202240（2 2）编程下载设计文件）编程下载设计文件在在编编程程下下载载设设计计文文件件之之前前，需需要要将将硬硬件件测测试试系系统统（如如GW48GW48实实验验系系统统），通通过过计计算算机机的的并并行行打打印印机机接接口与

37、计算机连接好，打开电源。口与计算机连接好，打开电源。首先设定编程方式。选择首先设定编程方式。选择“Tools”“Tools”的编程器的编程器“Programmer”“Programmer”命令或者直接按命令或者直接按“Programmer”“Programmer”键，键，弹出置编程方式窗口。用鼠标点击下载方式窗口左边弹出置编程方式窗口。用鼠标点击下载方式窗口左边的的“Add File”“Add File”（添加文件）按键，在弹出的（添加文件）按键，在弹出的“Select Programming File”“Select Programming File”（选择编程文件）的（选择编程文件）的对话

38、框中，选择全加器设计工程目录下的下载文件对话框中，选择全加器设计工程目录下的下载文件“Adder_1.sof”“Adder_1.sof”。10/26/202241开始编程按键开始编程按键添加文件按键添加文件按键选择器件按键选择器件按键设置编程方式窗口设置编程方式窗口10/26/202242（1 1）选择下载文件）选择下载文件用鼠标点击下载方式窗口左边的用鼠标点击下载方式窗口左边的“Add“Add File”File”（添加文件）按键，在弹出的（添加文件）按键，在弹出的“Select“Select Programming File”Programming File”（选择编程文件）的对话框中，（

39、选择编程文件）的对话框中，选择全加器设计工程目录下的下载文件选择全加器设计工程目录下的下载文件“Adder_1.sof”“Adder_1.sof”。选择下载文件对话框选择下载文件对话框10/26/202243（2 2）设置硬件）设置硬件用鼠标点击用鼠标点击“Hardware”“Hardware”（硬件设置）按键，在弹出（硬件设置）按键，在弹出的的“Hardware Setup”“Hardware Setup”硬件设置对话框中按下硬件设置对话框中按下“Add“Add Hardware”Hardware”按键，在弹出的添加硬件对话框中选择按键，在弹出的添加硬件对话框中选择ByteBlasterMV

40、ByteBlasterMV编程方式后按编程方式后按“OK”“OK”键键 。硬件设置对话框硬件设置对话框10/26/202244添加硬件对话框添加硬件对话框（3 3）编程下载）编程下载执行执行“Processing”“Processing”的的“Stare“Stare Programming”Programming”命令或者直接按命令或者直接按“Start“Start Programming”Programming”按键，即可实现设计电路到目标芯按键，即可实现设计电路到目标芯片的编程下载。片的编程下载。10/26/2022454位加法器的设计位加法器的设计4 4位位加加法法器器由由4 4个个1

41、1位位全全加加器器构构成成，它它的的底底层层设设计计文件是文件是1 1位全加器。位全加器。10/26/2022464位加法器原理图位加法器原理图10/26/202247Quartus IIQuartus II的文本编辑输入法的文本编辑输入法 Quartus Quartus IIII的的文文本本编编辑辑输输入入法法与与图图形形输输入入法法的的设设计计步步骤骤基基本本相相同同。在在设设计计电电路路时时，首首先先要要建建立立设设计计项项目目，然然 后后 在在 Quartus Quartus IIII集集 成成 环环 境境 下下，执执 行行“File”“File”“New”“New”命命令令，在在弹弹

42、出出的的编编辑辑文文件件类类型型对对话话框框，选选择择 “VHDL“VHDL File”File”或或“Verilog“Verilog HDL HDL File”File”，或或者者直直接接按按主主窗窗口口上上的的“创创建建新新的的文文本本文文件件”按按键键，进入进入Quartus IIQuartus II文本编辑方式，文本编辑方式，在文本编辑窗口中，完成在文本编辑窗口中，完成VHDLVHDL或或Verilog HDLVerilog HDL设计文件的编辑，然后再对设计文件进行编译、仿真设计文件的编辑，然后再对设计文件进行编译、仿真和下载操作。和下载操作。10/26/202248文本编辑窗口文本

43、编辑窗口10/26/202249GW48实验系统原理与使用介绍实验系统原理与使用介绍nGW48系统使用注意事项系统使用注意事项闲置不用系统时，关闭电源，拔下电源插头闲置不用系统时，关闭电源，拔下电源插头当选中某种模式后，要按一下右侧的复位键当选中某种模式后，要按一下右侧的复位键“键键A”，以使，以使系统进入该结构模式工作系统进入该结构模式工作换目标芯片时要特别注意，不要插反或插错换目标芯片时要特别注意，不要插反或插错(当适配器上的当适配器上的10芯处于左上角时，为正确位置芯处于左上角时，为正确位置)，也不要带电插拔，确信，也不要带电插拔，确信插对后才能开插对后才能开电源，其他接口都可带电插拔。

44、电源，其他接口都可带电插拔。系统板上的空插座是为单片机系统板上的空插座是为单片机AT89C2051准备的，除非进准备的，除非进行单片机与行单片机与FPGA/CPLD的接口实验和开发，平时在此插座的接口实验和开发，平时在此插座上不允许插有任何器件，以避免与系统上的其他电路发生冲上不允许插有任何器件，以避免与系统上的其他电路发生冲突突对工作电源为对工作电源为5V的的CPLD(如如1032/1048C、9508或或7128S等等)下载时，最好将系统的电路下载时，最好将系统的电路“模式模式”切换到切换到“b”，以使工，以使工作电压尽可能接近作电压尽可能接近5V。10/26/202250GW48面板结构

45、10/26/202251GW48系统主要功能块系统主要功能块n模式配置模式配置“键键B”：能：能12选择种不同的实验选择种不同的实验电路结构。如选择电路结构。如选择“实验电路结构图实验电路结构图NO.3”，则按，则按“键键B”，直至模式显示数码管，直至模式显示数码管SWG9显示显示“3”即可。即可。n目标芯片适配座目标芯片适配座B2：实验中采用：实验中采用FPGA/CPLD。在。在P404表中列出种芯片对表中列出种芯片对系统板引脚的对应关系，以便在实验时经系统板引脚的对应关系，以便在实验时经常查用。常查用。10/26/202252GW48系统主要功能块系统主要功能块n在线编程下载接口座在线编程

46、下载接口座J3B：用于反复插拔目标芯：用于反复插拔目标芯片适配座的情况片适配座的情况n电压源模块：系统不必通过切换即可为电压源模块：系统不必通过切换即可为CPLD/FPGACPLD/FPGA目标器件提供目标器件提供5V5V、和工作电源。跳线、和工作电源。跳线JVCCJVCC（GW48GK/PK2GW48GK/PK2型标为型标为“JP6”“JP6”）是对编程下）是对编程下载口的选择跳线。对载口的选择跳线。对5V5V器件，如器件，如10K1010K10、10K2010K20、7128S7128S、10321032、9510895108等，必须选等，必须选“5.0V”“5.0V”。而对。而对低于或等

47、于的低压器件，如低于或等于的低压器件，如1K301K30、1K1001K100、10K30E10K30E、20K30020K300、CycloneCyclone、7128B7128B等一律选择等一律选择“3.3V”“3.3V”一一端。端。10/26/202253实验电路结构图实验电路结构图n实验电路信号资源符号图说明实验电路信号资源符号图说明图图(a)是十六进制七段全译码器，有是十六进制七段全译码器，有7位输出，分别接位输出，分别接七段数码管的七段数码管的7个显示输入端个显示输入端a,b,c,d,e,f,g；全译码；全译码器的输入端为器的输入端为D、C、B、A，其中，其中，D为最高位。为最高位

48、。图图(b)是高低电平是高低电平发生器，每按键一次，输出电平变化发生器，每按键一次，输出电平变化一次。输出为高电平时，所按键对应的发光管变亮，一次。输出为高电平时，所按键对应的发光管变亮，反之不亮。反之不亮。HEX单脉冲译码器(a)(b)(e)(d)(c)10/26/202254实验电路结构图实验电路结构图n实验电路信号资源符号图说明实验电路信号资源符号图说明图图(c)是十六进制码发生器，由对应的键控制输出是十六进制码发生器，由对应的键控制输出4位位二进制数对应的二进制数对应的1位十六进制数。位十六进制数。4位二进制数数的范位二进制数数的范围是围是00001111，对应输出为，对应输出为0F。

49、每按键一次，输。每按键一次，输出递增出递增1，输出进入目标芯片的，输出进入目标芯片的4位二进制数将显示在位二进制数将显示在该键对应的数码管上。该键对应的数码管上。图图(d)是单脉冲发生器。每按键一次，输出一个脉冲，是单脉冲发生器。每按键一次，输出一个脉冲，与此键对应的发光管也会亮一次，时间为与此键对应的发光管也会亮一次，时间为20ms。HEX单脉冲译码器(a)(b)(e)(d)(c)10/26/202255实验电路结构图实验电路结构图n实验电路信号资源符号图说明实验电路信号资源符号图说明图图(e)是琴键式信号发生器，当按下键时，输是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；

50、当松开键时，出为高电平，对应的发光管发亮；当松开键时，输出为低电平，此键的功能可用于手动控制脉输出为低电平，此键的功能可用于手动控制脉冲的宽度。冲的宽度。HEX单脉冲译码器(a)(b)(e)(d)(c)10/26/202256实验电路结构图10/26/202257实验电路结构图实验电路结构图目标芯片的目标芯片的PIO19至至PIO44共共8组组4位位2进制码进制码输出，经外部的输出，经外部的7段译码器可显示于实验系统上的段译码器可显示于实验系统上的8个数码管。键个数码管。键1和键和键2可分别输出可分别输出2个四位二进制个四位二进制码。一方面这四位码输入目标芯片的码。一方面这四位码输入目标芯片的