《时序逻辑电路》PPT课件.ppt

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1、第五章第五章 时序逻辑电路时序逻辑电路数字逻辑电路电子教案西北大学信息学院 常用的中、小规模标准化集成产品，如寄存器、计数器等经常大量地应用在各种数字系统中。本章介绍这些电路的设计、构成、工作原理、逻辑功能及使用方法，最后介绍时序逻辑电路中的竟争与冒险现象。寄存器及移位寄存器寄存器及移位寄存器数字逻辑电路电子教案西北大学信息学院 寄存器：用来寄存一组二进制代码或数值。一个触发器能存储一位二值信息，N个触发器组成的寄存器能存储N位的二进制代码或数值。同步D触发器组成的4位寄存器74LS75逻辑电路图。数字逻辑电路电子教案西北大学信息学院 寄存器在CP的高电平时，其状态Q随D而变，在CP为低电平时

2、，Q端状态保持。即D0D1D2D3端的数码在CP下降沿到来时并行输入到寄存器中保存起来。寄存器状态改变是与时钟脉冲CP同步的，故称为同步送数方式。74LS75可以做两位寄存器，也可以做四位寄存器使用。直接信号 也可以给寄存器送数，其连接方式如图。当置数正脉冲到时，输入端数据D0D1D2D3传送至D触发器 和 端，各触发器按D端数据来设置寄存数码。这种工作方式称为异步送数、寄存器状态改变与CP无关。数字逻辑电路电子教案西北大学信息学院 前述寄存器数码各位均是并行送入寄存器。寄存器寄存的数码也是并行输出的。故将这种输入、输出方式称并行输入、并行输出方式。数字逻辑电路电子教案西北大学信息学院 移位寄

3、存器（Shift Register)除了具有存储代码的功能，还具有移位功能，存储的代码在移位脉冲的作用下依次左移和右移。移位寄存器移位寄存器 1.由D触发器构成的4位移位寄存器图示。第一个触发器的输入端D接收输入信号，其余各触发器的D端与前一个触发器的Q输出相连，各触发器的CP端输入移位时钟脉冲。数字逻辑电路电子教案西北大学信息学院 电路中各触发器的输入为前一个D触发器的状态输出，则在移位脉冲上升沿到时，前一个触发器的状态输出移入后一个触发器中，串行输入数据Di移入左边第一个触发器中，整个触发器的状态右移一位。若移位寄存器的初态为0000，输入信号为1011时，电路的状态转换Q0Q1Q2Q3如

4、图。数字逻辑电路电子教案西北大学信息学院 电路经过4个移位脉冲，输入的4位串行数据全部移入到寄存器中，Q0Q1Q2Q3并行输出触发器数据，将串行输入的数据转换为并行输出。若用置数脉冲为四个触发器置入初态数据，则在4个移位脉冲的作用下，触发器中数据从串行输出D0全部输出，将并行输入的数成转换为串行输出。移位寄存器在数字系统中经常做串行并行转换器数字逻辑电路电子教案西北大学信息学院 2.由JK触发器构成的移位寄存器图示。当输入1101时，该移位寄存器各点的波形图示。数字逻辑电路电子教案西北大学信息学院 双向移位寄存器即能左移又能右移的移位寄存器，74LS194是一个典型的4位双向移位寄存器，由四个

5、RS触发器的一些门电路构成，其逻辑图及符号如图示。3.中规模集成移位寄存器 图中，DIR是数据右移输入串行输入端，DIL数据左移输入端，DADD为数据并行输入端，QAQD为数据并行输出端。为异步清零输入端，CP是时钟脉冲输入端，上升沿触发触发器，使移位寄存器的状态转换。S1、S0为工作方式选择输入，取不同值时，可使74LS194工作在不同的方式。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院1），四个RS触发器的直接清零输入0电平，QAQD同时被清零。正常工作时，接高电平。2）S1S0=00时，CP上升沿到时，。同理可得，因此，移位寄存器工作在保持状态。3）S1S0=

6、11时，CP上升沿到时，。同理可得，因此，移位寄存器工作在并行置数状态。数字逻辑电路电子教案西北大学信息学院4）S1S0=01时，CP上升沿到时，。同理可得，,因此，移位寄存器工作在右移状态。5）S1S0=10时，CP上升沿到时，。同理可得，,移位寄存器工作在左移状态。总结74LS194功能，以表格列出。数字逻辑电路电子教案西北大学信息学院输入输出工作状态CP S1 S0 DIR DA DB DC DD DILQA QB QC QD X 0 X X X X X X X X 0 0 0 0异步清零 1 0 0 X X X X X XQA QB QC QD保持 1 0 1 DIR X X X X

7、XDIRQA QB QC右移 1 1 0 X X X X X DILQB QC QD DIL左移 1 1 1 X DA DB DC DDXDA DB DC DD并行置数数字逻辑电路电子教案西北大学信息学院利用74LS194A，扩展8位双向移位寄存器电路。数字逻辑电路电子教案西北大学信息学院串行累加器数字逻辑电路电子教案西北大学信息学院 计数器是对输入脉冲个数进行累计的时序逻辑部件。由若干个触发器构成，其状态按预定的顺序改变，以表征输入脉冲的个数。计数器 计数器种类繁多，同步异步，二进制和十进制，还有加法和减法计数器等。计数脉冲同时触发各触发器，使触发器状态的变换同时发生。计数器的状态数为触发器

8、个数的2n。同步二进制计数器：数字逻辑电路电子教案西北大学信息学院 由n个触发器构成的n位计数器，有2n个独立状态，利用这些状态，可以表征输入脉冲的个数。一般地，计数器在计数前初始状态为0态，随着计数脉冲的输入，其状态按1，2，3，进行转换，当输入脉冲个数达到2n-1时，计数器处于全1状态，此时，已是n位计数器所能表示的最大数值，利用进位输出信号C等于1表征这一状态，这样，当下一个计数脉冲到达时，计数器的状态又回到了0态，进位输出C变为低电平。C的变换，表征了n位计数器的进位。数字逻辑电路电子教案西北大学信息学院 C Qn-1 Qn-2.Q3 Q2 Q1 Q0 0 0 0 .0 0 0 0 0

9、 0 0 .0 0 0 1 0 0 0 .0 0 1 0 0 0 0 .0 0 1 1 0 0 0 .0 1 0 0 0 0 0 .0 1 0 1 0 0 0 .0 1 1 0 0 0 0 .0 1 1 1 0 0 0 .1 0 0 0 .1 1 1 .1 1 1 1 0 0 0 .0 0 0 0数字逻辑电路电子教案西北大学信息学院 观察n位计数器的状态转换发现，最低位Q0，每来一个CP状态均翻转，第i位（任何一位）以下各位皆为1时，则在下一个计数脉冲到时，该位的状态发生变换。利用JK触发器构成的同步四位二进制计数器的逻辑电路图。数字逻辑电路电子教案西北大学信息学院 四个JF触发器接成T触发器

10、，计数脉冲下降沿同步触发。Q0每来一个CP必翻，Qi在i位以下各位为1时，T为1，下一个CP到时状态必翻，其它情况状态不变。画出时序图及状态转换图。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 时序图表明，若计数脉冲的频率为f0，则Q0、Q1、Q2、Q3和脉冲频率依次为f0/2、f0/4、f0/8、f0/16。故计数器也称为分频器。集成计数器电路，除了基本计数功能外，还附加了许多控制电路，以增加电路的功能和使用灵活性。下图为74LS161逻辑图。74LS161四位二进制同步计数器数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院输入工作状态CP

11、 EP.ET X 0 X X异步清零 1 0 X 同步置数 1 1 0 保持 1 1 1计数 74LS161具有计数，置数、保持及异步清零功能。D3D0为数据输入端，Q3Q0为状态输出，C为进位输出，RD为异步清零输入端，LD为置数控制信号，EP和ET为工作状态控制端。CP是计数脉冲输入端，上升沿触发使计数器状态转换。计数器的工作由EP和ET来控制。数字逻辑电路电子教案西北大学信息学院 1）清零脉冲 ：直接接至各触发器的异步清零端，为0时，直接清除各触发器为0态，使计数器状态为0000。正常工作时，接高电平。2）置数脉冲 =0，则：同理：电路工作在并行置数状态。3）置数脉冲EP.ET=0时，同

12、理：电路状态保持。数字逻辑电路电子教案西北大学信息学院 4）EP.ET=1时有：电路实现计数功能。此时 当ET=1，Q3Q2Q1Q0=1111时，输出C为1，利用C的高电平或下降沿作为进位输出信号。数字逻辑电路电子教案西北大学信息学院 74LS161的功能用时序图表示如下：数字逻辑电路电子教案西北大学信息学院 计数脉冲只接到部分触发器的CP端，故计数脉冲到时，触发器的状态转换不是同时进行。观察n位二时制计数器的状态转换规律发现，Q0每来一个计数脉冲状态必翻（由0变1，或1变0），Qi是在Qi-1的状态由1变为0（下降沿）时，状态必翻。由此画出由JK触发器构成的4位异步二进制计数器如图所示：图中

13、，以计数脉冲作为Q0的CP脉冲，使Q0每来一个计数脉冲状态必翻，以Qi-1作为Qi的CP脉冲，使每来一个Qi-1下降沿状态必翻。为了实现方便，图中均采用下降沿触发JK触发器，并接成T触发器，T=1。异步二进制计数器数字逻辑电路电子教案西北大学信息学院 C Qn-1 Qn-2.Q3 Q2 Q1 Q0 0 0 0 .0 0 0 0 0 0 0 .0 0 0 1 0 0 0 .0 0 1 0 0 0 0 .0 0 1 1 0 0 0 .0 1 0 0 0 0 0 .0 1 0 1 0 0 0 .0 1 1 0 0 0 0 .0 1 1 1 0 0 0 .1 0 0 0 .1 1 1 .1 1 1 1

14、 0 0 0 .0 0 0 0数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 目前常用的异步二进制计数器集成产品，型号有SN74293，SN74177 CC4060等。SN74293的逻辑图如图所示，由一个1位计数器和一个3位计数器构成，当QA与CPB连接，以CPA作计数脉冲输入时，可构成4位异步二进制计数器，其状态QDQCQBQA转换关系和前述同。R0（1）和R0（2）为异步清零输入，同为高电平时，计数器被清0。若以QB作为计数脉冲，QD与CPA相接，此时状态转换QAQDQCQB与前述相同。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 异

15、步计数器，由于进位信号是逐级传送的，它的计数速度（或最高输入脉冲频率）受到了限制。4位二进制异步计数器，当状态由1111变为0000时，输入脉冲要经过四个触发器的传输延迟时间tpd，才能达到新的稳定状态，若tpd=50ns，则完成状态转换所需的总时间为200ns。在这种情况下，如果两个计数脉冲之间的时间间隔小于200ns，那么，在最后一个触发器变为0态之前，第一个触发器开始由0变1，使状态转换出现错误，无法分辩计数器中所累计的数据。数字逻辑电路电子教案西北大学信息学院 同步计数器，全部触发器的CP端输入同一个计数脉冲，计数器状态的变换是同时发生的，计数速度较快，在译码显示时，不易出现差错。但由

16、于计数脉冲要同时接到各级触发器的CP端驱动其工作，故要求脉冲发生电路具有较大的驱动能力。前述计数器均在输入计数脉冲的作用下，状态按二进制递增的规律转换，称为加法计数器。如果状态按二进制递减规律变换时，则称为减法计数器。减法计数器与可逆计数器数字逻辑电路电子教案西北大学信息学院 B Qn-1 Qn-2.Q3 Q2 Q1 Q0 1 0 0 .0 0 0 0 0 1 1 .1 1 1 1 0 1 1 .1 1 1 0 0 1 1 .1 1 0 1 0 1 1 .1 1 0 0 0 1 1 .1 0 1 1 0 1 1 .1 0 1 0 0 1 1 .1 0 0 1 0 1 1 .1 0 0 0 .0

17、 0 0 .0 0 0 1 0 0 0 .0 0 0 0数字逻辑电路电子教案西北大学信息学院 减法计数器的状态转换规律如表所示。开始时令计数器处于全1状态，然后每来一个计数脉冲，状态减1，直至全0，借位信号B为1，之后再来一个计数脉冲，状态返到全1，然后重复以上计数过程。最低位Q0每来一个计数脉冲，状态变化，其余各位在相邻低位状态由0变1（也就是有借位）时，状态变化。JK触发器异步实现时，J和K均接1，实现T触发器逻辑功能。下降沿触发时，将低一位的Q接至高一位的CP端，使相邻低位由0变1时，Q由1变0下降沿时，触发相邻高位触发器状态变换。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案

18、西北大学信息学院 同步电路实现时，根据减法计数器的状态转换规律，Q0每来一个计数脉冲，状态必翻，其余各位在相邻低位都为0时，计数脉冲到时，状态必翻，相邻低位不全为0时，状态不变。选用JK触发器，各触发器激励信号如下，可实现同步减法计数。数字逻辑电路电子教案西北大学信息学院 将加法计数器和减法计数器组合起来，构成可加可减的可逆计数器。图示为4位异步二进制可逆计数器。做为加法减法控制输入信号，为1时，做加法计数，0时，减法计数。数字逻辑电路电子教案西北大学信息学院 集成电路74LS191为4位同步二进制加/减计数器，具有加/减计数，异步置数，保持等功能。逻辑电路图如示。数字逻辑电路电子教案西北大学

19、信息学院数字逻辑电路电子教案西北大学信息学院写出FF2的直接置1输入SD和清0信号RD端表达式：LD=0时，D2端输入的数据直接置入FF2中，同理，D0D3输入端的数据也直接置入各触发器中，实现计数器的异步置数功能。LD为高电平时，计数器的状态受使能端控制端S，加/减计数控制端U/D和时钟CP的控制。写出FF2的输入端逻辑表达式：数字逻辑电路电子教案西北大学信息学院 S为高电平时，J2=K2=0，计数器处于保持状态。S=0，U/D=0时，J2=K2=Q1Q0。计数器处于加法计数模式。S=0，U/D=1时，J2=K2=Q1Q0，计数器处于减法计数模式。74LS191功能表表示。输入工作状态CP

20、LD S U/D X 0 X X异步置数 X 1 1 X 保持 1 0 0 加法计数 1 0 1减法计数数字逻辑电路电子教案西北大学信息学院74LS191的时序功能 数字逻辑电路电子教案西北大学信息学院 进位/借位输出信号C/B在计数器做加法计数，Q3Q2Q1Q0=1111时为高电平，表示有进位输出；在计数器做减法计数，Q3Q2Q1Q0=0000时为低电平，表示有借位输出。C/B也称最大/最小输出端。CP0为串行时钟输出端，当C/B=1，计数器处于计数模式时，输出低电平。数字逻辑电路电子教案西北大学信息学院 图示时序图为74LS191的一个工作实例。LD的低电平信号使Q3Q2Q1Q0=1101

21、B=13，此后，由于U/D和S均为低电平，计数器的状态按13、14、15、0、1，2转换。当S变为高电平时，计数器保持状态不变，在U/D高电平后，计数器的状态又按减法规律变换，依次处于2、1、0、15、14、13 实际使用时，有时需要双时钟结构的加减计数器，使计数器作加法计数和减法计数时使用不同的计数脉冲源，典型号型号为74LS193 数字逻辑电路电子教案西北大学信息学院 模N计数器 将计数器所经历的独立状态总数称为模。按模对计数器分类，可将计数器分为模2计数和非模2计数器。模2计数器是指模为2n的计数器，n为计数器中状态变量的个数，如前述的4位二进制计数器，模为16，也称模16计数器。非模2

22、计数器是指模不等于2n的计数器，用得较多的如十进制计数器，模10计数器。同步十进制计数器 模10计数器在计数脉冲的作用下，状态依次为0、1、2、9，状态Q3Q2Q1Q0=1001，此时，由控制部件控制各触发器的激励信号，使在下一个计数脉冲到时，电路的状态回到0000。计数器以历的独立状态只有10个状态。数字逻辑电路电子教案西北大学信息学院 JK触发器构成的同步十进制计数器的逻辑图。数字逻辑电路电子教案西北大学信息学院 代入JK触发器的特性方程，得状态方程数字逻辑电路电子教案西北大学信息学院 设初态Q3Q2Q1Q0=0000，则根据状态方程式，列出电路的状态转换表。Q3 Q2 Q1Q0Qn+13

23、 Qn+12 Qn+11 Qn+10 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 0数字逻辑电路电子教案西北大学信息学院 模10计数器的用09独立状态做有效状态，其余6个独立状态做为无效状态。如果电路启动时或受到干扰，进入无效状态，列出状态转换关系发现，经过一个CP或两个CP，电路回到有效状态。称该电路具有自启动和自校正能力。

24、Q3 Q2 Q1Q0Qn+13 Qn+12 Qn+11 Qn+10 1 0 1 0 1 0 1 1 1 0 1 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 0 1 0 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0数字逻辑电路电子教案西北大学信息学院 74LS160是中规模集成同步十进制加法计数器，其逻辑电路图图示。具有同步置数、异步清零、保持等功能。LD、RD、D3D0、EP和ET等各输入端信号的功能工巧匠 法与74LS161对应的信号相同，功能表也相同。不同的仅在于74160为十进制计数。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西

25、北大学信息学院异步十进制计数器 触发器FF0，J0=K0=1，每来一个计数脉冲后沿，其状态Q0必翻。触发器FF1，J1=Q3，K1=1，故在Q3为低电平时，每来一个Q0的下降沿，其状态必翻。当Q3为高电平时，Q1在Q0下降沿到达时，状态变化为0态。数字逻辑电路电子教案西北大学信息学院 触发器FF2的状态在每一个Q1的下降沿必翻。触发器FF3状态在Q2Q1均为高电平时，每来一个Q0的下降沿必翻。当Q2Q1中有一个低电平时，Q3的状态设置为0态。数字逻辑电路电子教案西北大学信息学院全状态转换图 数字逻辑电路电子教案西北大学信息学院 74LS290是按照上述电路构成的异步十进制加法计数器，其逻辑图图

26、示，为了增加使用的灵活性，FF0作单独模2计数器。以CP1为脉冲输入，Q3Q2Q1为状态输出，则为模5计数器。若CP1和Q0相连，CP0为脉冲输入，Q3Q2Q1Q0为模10计数器，状态转换按8421BCD码规律。Q3接 CP0，CP1输入计数脉冲，则电路也为模10计数器，其状态Q0Q3Q2Q1按5421码转换。数字逻辑电路电子教案西北大学信息学院 74LS290还设置了两个清0端R01、R02和两个置9输入端S91、S92。R01、R02同时高电平时，计数器状态为0000。S91S92同时为高电平时，计数器状态为1001。数字逻辑电路电子教案西北大学信息学院任意进制计数器 中规模集成计数器应用

27、比较广泛的有十进制计数、十六进制计数器、十二进制计数器等。这些计数器均设置了诸多功能不同的输入输出端，利用这些端口，再辐以芯片外部不同方式的连接电路，可以将计数器的功能进行扩展，组成任意进制计数器。常用的方法有级联法、清零法和置数法。级联法 单片计数器的计数范围总是有限的。当计数模值超过计数范围时，可用计数器的级联来实现。实现级联的基本方法有两种：同步级联和异步级联。数字逻辑电路电子教案西北大学信息学院 同步级联：外加的计数脉冲同时接到各片计数器的时钟输入端，使各片计数器能同步工作。利用低位计数器片的进位（借位）输出做为高位片计数器的工作状态控制信号，当低位片计数器的进位（借位）信号有效时，高

28、位片计数器才能对计数脉冲进行计数。图示电路为两片74160同步级联实现的百进制计数器。数字逻辑电路电子教案西北大学信息学院 图中，低位片计至9（1001）时C为1，使高位片由保持变为计数，在下一个CP信号到达时计入1，同时低位片回到0（0000），高位片又处于保持状态，直到C又变为1。低位片的EP和ET恒为1，始终处于计数工作状态。数字逻辑电路电子教案西北大学信息学院 异步级联 将低位片的进位（借位）输出信号作为高位片的时钟输入信号。图示为两片74160异步级联实现的百进制计数器。数字逻辑电路电子教案西北大学信息学院 图中两片74160的EP和EP信号恒为1，均工作在计数状态。当低位片每计到9

29、（1001）时C为高电平，经反相器后使高位片的CP端为低电平。下个计数输入脉冲到达时，低位片回到0（0000）状态，C跳变为0，使高位片的时钟输入端产生正跳变，于时高位片计入1。在这种接法下两片160不是同步工作的。数字逻辑电路电子教案西北大学信息学院 两片十进制计数器级联可以实现百进制计数器，三片十进制级联时可以实现千进制计数器。若低位片为十进制计数器，高位片为十二计数器，级联后可以构成一百二十进制计数器。下图电路中，三片74161采用同步级联方式，请读者自行分析结果。数字逻辑电路电子教案西北大学信息学院 清零法适用于设置有清零功能的计数器，利用此方法可以实现单片计数范围内的任意N进制计数器

30、。基本思想：使计数器从初态O开始计数，经历N个状态到达终止状态后，在第N+1个状态时，利用外电路产生清零信号并反馈到计数器的异步清零输入端，使计数器立即复位至0状态，之后，重复以上过程。在这种联接方式中，N进制计数器的独立稳定状态包括N 个状态，而第N+1个状态只是在极短的瞬间出现，用于产生异步清零信号，称为过渡态。图示为七进制计数器的电路逻辑图及时序图。清零法数字逻辑电路电子教案西北大学信息学院 电路状态为0111时，立即产生清零信号，使计数器状态加到0000。数字逻辑电路电子教案西北大学信息学院 利用与非门产生清零信号，此信号随着计数器清零而立即消失，持续时间极短，如果触发器的复位速度有快

31、有慢，则可能动作慢的触发器还未来得及复0，清零信号已经消失，导致电路产生逻辑错误。因此，这种接法的电路可靠性不高。修正电路如下。数字逻辑电路电子教案西北大学信息学院 与非门G 将计数器的状态进行反馈，门G1和门G2组成基本RS触发器，Q端输出的信号做为复零信号。当电路进入过渡态0111时，G门输出0电平，基本RS触发器清0，计数器清零。G门输出高电平，基本RS触发器的状态保持0，因而计数器的清零信号得以维持，直到计数脉冲回到低电平以后，基本RS触发器被置1，计数器的清零信号消失。可以看出，清零信号的宽度与计数脉冲高电平的持续时间相等。同时，由Q端输出同样宽度的进位信号。在有的计数器产品中,将G

32、、G1、G2门组成的附加电路直接制作在计数器芯片上，这样在使用时就不用外接电路了。数字逻辑电路电子教案西北大学信息学院数字逻辑电路电子教案西北大学信息学院 置数法也称同步置数法，适用于设置有同步置数功能的计数器。利用此方法同样可以实现单片计数器范围内的任意N进制计数器。其基本思想是：计数器从某个预置状态M 开始计数，依次经历N个状态到达终止状态，在终止状态时，利用外电路产生置数信号并反馈到计数器的同步置数输入端，使计数器在下一个计数脉冲到达时置入状态M，之后，重复以上计数过程。在这种联接中，N进制计数器的独立稳定状态包括N个状态，终止状态用来产生同步置数信号，且做为N进制计数器的独立状态之一，

33、这和异步清零法不同。图示是利用74161实现的九进制计数器。置数法数字逻辑电路电子教案西北大学信息学院 图a计数器从预置状态0（0000）开始计数，直到8（1000）状态时，与非门产生置数信号，下一CP 到达时，置入0，选择74161的前九个状态作为九时制计数器状态。b选择74161的中间9个状态，c选择74161的后9个状态。数字逻辑电路电子教案西北大学信息学院 以上电路，均采用加法计数器来实现任意进制计数器。若是减法计数器，实现方法基本相同。例如四位二进制减法计数器实现6进制计数器，采用置数法时，可使预置值为15，计数过程为15-14-13-12-11-10，到达状态10，产生置数信号，在

34、下一个CP到达时，计数器置入15，再重复。清零法实现时，计数过程为0-15-14-13-12-11，在过渡态10时，产生清零信号，使计数器立即回复0状态，再重复。十进制计数器，利用异步清零法和同步置数法，可以实现29进制计数器。对于百进制计数器，可以实现299进制的任意进制计数器。数字逻辑电路电子教案西北大学信息学院 以移位寄存器为主体构成的同步计数器，常见的有环形计数器和扭环形计数器两种。移位型计数器（1）环形计数器（Ring Counter）移位计数器最后一级的输出送回至最前级的输入端，便构成环形计数器。D触发器构成图示数字逻辑电路电子教案西北大学信息学院 若电路的初始状态为QAQBQCQ

35、D=0001，在CP的作用下，电路状态按00011000010001000010的循环转换。根据计数器的计数规律，可做四进制计数器来使用，取0001、0010、0100、1000所组成的循环为有效循环，其状态转换图如图示数字逻辑电路电子教案西北大学信息学院 电路存在无效循环和死循环，若电路在干扰等因素的影响下，脱离有效循环进入任何无效状态后，将不能自动返回有效循环，这表明电路不具备自启动能力。利用移位寄存器的置数功能，可以有效消除了有效循环，确保电路的正常工作。数字逻辑电路电子教案西北大学信息学院 右移信号DIR和置数控制信号S1由移位寄存器的状态决定，它们之间的真值关系如表所示。化简卡诺图，

36、求得 QA QB QC QD DIR S1 0 0 0 0 1 0 0 0 0 1 *1 0 0 1 0 0 0 0 0 1 1*1 0 1 0 0 0 0 0 1 0 1*1 0 1 1 0 0 0 0 1 1 1*1 1 0 0 0 0 0 1 0 0 1*1 1 0 1 0 0 0 1 0 1 1*1 1 1 0 0 0 0 1 1 0 1*1 1 1 1 0 0 0 1 1 1 1*1 DIR=QA+QB+QC S1=QD 按照上述逻辑表达式设计的组合逻辑电路称为反馈电路，反馈电路不同，电路的状态转换关系不同。数字逻辑电路电子教案西北大学信息学院 环形计数器的进位模数与移位寄存器中触发

37、器数相等，且每一个有效状态只包括一个1（或0），这在某些特定场合非常有利。但其状态的利用率比较低，16个状态仅使用了4个。（2）扭环形计数器（Twisted Ring Counter）又称约翰逊计数器（Johnson Counter），是将移位寄存器最后一级反变量输出接至第一级的输入端而构成，图示电路及状态转换图。数字逻辑电路电子教案西北大学信息学院 扭环形计数器存在两个状态循环，若采用左边的循环为有效循环，则余下的循环为无效循环，表明此电路不具备自启动能力。适当设计反馈电路，使电路可以自启动数字逻辑电路电子教案西北大学信息学院具有自启动能力的扭环形计数器。状态转换关系如图。数字逻辑电路电子教

38、案西北大学信息学院 扭环形计数器的状态数是移位寄存器中触发器个数的2倍，其状态利用率较环形计数器提高一倍，而且，有效状态转换时，只有一位触发器改变状态，因而电路工作时更可靠。（3）脉冲分配器 能将时钟脉冲信号进行分频，并通过多条输出线顺序输出。当环形计数器工作在1000010000100001循环状态时，它就是一个脉冲分配器，画出在时钟脉冲的作用下各触发器的输出波形看出，每路输出的脉冲周期是时钟周期的4倍，并且按顺序依次输出。数字逻辑电路电子教案西北大学信息学院 波形表示，每路输出的脉冲周期是时钟周期的4倍，并且按顺序依次输出数字逻辑电路电子教案西北大学信息学院 利用环形计数器和扭环形计数器构

39、成的脉冲分配器，电路结构简单，缺点是使用的触发器数目比较多，故适用产生较少顺序脉冲数目的场合。在顺序脉冲数目较多时，可以用计数器和译码电路组合成实现。图示电路采用八进制计数器和译码器构成脉冲分配器，其电压波形图请读者自行做出。数字逻辑电路电子教案西北大学信息学院（4）序列信号发生器 用来产生规定的串行脉冲序列信号，构成方法有多种，比较简单、直观的方法是采用计数器和数据选择器组成。例如，要产生11010001（时间顺序自左而右）的序列信号，长度为8，则可以设计一模8计数器，然后在计数器的基础上加上适当的组合逻辑电路即可实现。组合电路可用最小项译码器和数据选择器实现。数字逻辑电路电子教案西北大学信

40、息学院 图中，模8计数器采用74161设计实现，组合逻辑电路采用数据选择器实现，其输出Y即序列信号，与计数器状态之间的真值关系如表所示。这样，当计数器的状态在CP作用下转换时，整个电路输出连续、循环的序列信号11010001。Q2 Q1 Q0 Y 0 0 0 1 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1数字逻辑电路电子教案西北大学信息学院 序列信号发生器还可以采用移位型计数器实现。若同样要求发生序列信号11010001时，则可以根据序列信号的长度选择扭环型计数器和数据选择器构成，并按扭环型计数器的状态转换次序，写出数据选择器

41、的输出如表所示，利用数据选择器实现如图的逻辑电路。QA QB QC QD Y 0 0 0 0 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 1 1 1 1 1 0 0 1 1 1 0 0 0 1 1 0 0 0 0 1 1数字逻辑电路电子教案西北大学信息学院 时序电路由组合电路和记忆电路两部分构成。设计一个时序电路，包含两部分电路的设计过程。一般设计步骤为：（1）根据文字描述的设计要求，画出原始状态图或状态表。（2）将原始状态图中的重复状态进行合并，得简化状态图。（3）对状态图中的状态合理分配二进制代码，状态编码。（4）根据代码形式的状态图，确定触发器的类型和个数，由触发器的特性

42、方程列出各触发器的激励函数。写出输出逻辑表达式。（5）根据激励函数及输出逻辑表达式，画出实现电路图。（6）检查电路的逻辑功能是否可以实现设计要求，是否具有自启动能力。同步时序逻辑电路的设计数字逻辑电路电子教案西北大学信息学院下面通过具体时序电路的设计实现深入理解设计方法步骤。例：设计一序列脉冲检测器，当连续输入信号110时，该逻辑电路输出为1，否则输出为0。解：（1）状态图和状态表。由设计要求，可以确定该电路只有一个输入变量和一个输出变量，输入变量记为X，是一个串行的序列信号；输出变量记为Y，并定义当输入信号出现序列110时，Y为1，否则，Y为0。输出Y与电路以前的输入X有关，所以必须利用电路

43、的状态来记忆输入序列110。数字逻辑电路电子教案西北大学信息学院 定义S0为电路的初始状态，表明未接收到待检测序列。S1状态代表电路已接收到有用序列110的第一个元素1，S2代表接收到有用序列的连续两个1元素。S3代表接收到有用序列110。那么，根据检测器的逻辑功能，可列出原始状态转换图。数字逻辑电路电子教案西北大学信息学院（2）比较原始状态图中的状态S0和S3，可以发现，它们在同样的输入下有同样的输出，而且转换到相同的次态，因此，称这两个状态为等价状态，可以合并为一个。于是得到化简后的状态转换图。（3）由于电路状态只有三种，故选用两个触发器作为记忆元件，取触发器的状态Q1Q0的00、01、1

44、0分别代表状态S0、S1和S3，画出编码后的状态转换图，并变换成状态真值表形式。数字逻辑电路电子教案西北大学信息学院下面通过具体时序电路的设计实现深入理解设计方法步骤。X Q1n Q0nQ1n+1 Q0n+1 Y0 0 00 0 01 0 00 1 00 0 10 0 01 0 11 0 00 1 00 0 11 1 01 0 00 1 1*1 1 1*数字逻辑电路电子教案西北大学信息学院 根据状态真值表填出状态变量卡诺图与输出变量卡诺图经化简，得逻辑表达式：数字逻辑电路电子教案西北大学信息学院（4）若选JK触发器，根据其特性方程，可写出每个JK触发器的激励方程。（5）根据上式，画出逻辑电路图

45、如图所示。数字逻辑电路电子教案西北大学信息学院（6）按照同步时序逻辑电路的分析方法检验电路的逻辑功能正确与否。上例的设计实践表明，时序电路设计中最关键的一步，是原始状态图的建立，它是在充分理解设计要求的基础上，结合实践经验而得出的，所以，需要一定的经验和技巧。建立原始状态图，一般按照“宁多勿漏”的原则进行，即将可能出现的状态都考虑在内，由此得出的原始状态图状态很多，需要将其中的等价状态合并化简，求得最简状态图。状态数越少，意味着设计出的电路越简单。原始状态图的化简方法很多，具体可参阅其它有关书目。数字逻辑电路电子教案西北大学信息学院例：试设计带有进位输出的十一进制计数器。解：（1）状态图或状态

46、表 计数器的工作特点是在时钟信号的作用下自动地从一个状态转换到下一个状态，所以计数器无输入信号，只有进位输出信号C。根据前述计数器的特点，直接可以确定十一进制计数器具有十一个状态，用S0、S1、S9、S10表示。其状态转换图为：数字逻辑电路电子教案西北大学信息学院（2）计数器的十一个状态，用状态变量Q3Q2Q1Q0表示。若设计中不做特别要求，状态可按自然二进制数00001010作为S0S10编码，则1011、1100、1101、1110、1111五个状态为无效状态，列出编码后的状态真值表。卡诺图填出经化简，求出次态方程如下：Q3n Q2n Q1n Q0nQ3n+1Q2n+1Q1n+1Q0n+1

47、 C 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 1 1 0 1 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1*1 1 0 0*1 1 0 1*1 1 1 0*1 1 1 1*数字逻辑电路电子教案西北大学信息学院 数字逻辑电路电子教案西北大学信息学院（3）若选JK触发器，根据其特性方程，写出每

48、个JK触发器的激励方程。数字逻辑电路电子教案西北大学信息学院（4）由激励方程直接画出实现逻辑电路图。数字逻辑电路电子教案西北大学信息学院(5)验证电路的逻辑功能正确与否。将0000作为初态，根据电路图分析或由次态方程计算，得到相应的次态，所得结果应与状态真值表相同。对于电路的五个无效状态，分别代入次态方程，计算出它们的次态，画出电路的状态转换图可以看出，该电路是具备自启动能力的。数字逻辑电路电子教案西北大学信息学院（6）为了使设计完成的电路一定具有自启动能力，应将自启动问题兼顾在电路设计全过程。常用的做法有两种，一种是在状态真值表中直接将无效状态的次态定义为有效状态中的任一种，使状态真值表为完

49、全描述问题，由此设计实现的电路是一定具有自启动能力的。例如上题，无效状态的次态都可定义为0000。数字逻辑电路电子教案西北大学信息学院 另一种方法是求次态方程圈卡诺圈合并1时，若把表示任意项的*包括在圈内，则等于把*取作1 了；如果卡诺圈未圈*，则等于把*取为0。这无形中已经为无效状态定义了次态。如果这个指定的次态属于有效循环中的状态或经过其它的无效状态以后，转为某一有效状态，那么电 路 是 能 自 启 动 的。如 上 例 中 的 无 效 状 态1101110011110000。无效状态10110100。圈卡诺圈时，兼顾无效状态的次态及化简有利，可充分利用无效状态，使实现电路简单，并具有自启动

50、能力。数字逻辑电路电子教案西北大学信息学院 组合逻辑电路中，当某一部件的两个以上输入信号向相反方向变化，时间上有先有后时，便产生了竟争，竟争的结果可能导致电路产生尖峰脉冲，这些尖峰脉冲并不影响组合逻辑电路的稳态输出。但在时序逻辑电路中，组合电路由于竟争所产生的尖峰脉冲会引起存储电路中触发器的误动作，从而造成整个时序电路的逻辑错误。时序电路的竟争与冒险现象 同步时序电路，由于所有的触发器都在同一时钟操作下动作，而在此之前每个触发器的输入信号均已处于稳定，因而可以认为不存在竟争现象。但在一些大规模的同步时序电路中，由于时钟偏移也会造成冒险现象。数字逻辑电路电子教案西北大学信息学院 图示电路，12个