基本数字集成电路设计.ppt

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1、集成电路设计基础集成电路设计基础集成电路设计基础集成电路设计基础第十章第十章基本数字集成电路设计基本数字集成电路设计(补充补充)华南理工大学华南理工大学华南理工大学华南理工大学 电子与信息学院电子与信息学院电子与信息学院电子与信息学院广州集成电路设计中心广州集成电路设计中心广州集成电路设计中心广州集成电路设计中心殷瑞祥殷瑞祥殷瑞祥殷瑞祥 教授教授教授教授基本数字集成电路设计基本数字集成电路设计(补充补充)静态传输逻辑设计静态传输逻辑设计静态恢复逻辑设计静态恢复逻辑设计动态恢复逻辑设计动态恢复逻辑设计时序电路设计基础时序电路设计基础第十章第十章第十章第十章基本数字集成电路设计基本数字集成电路设计

2、基本数字集成电路设计基本数字集成电路设计(补充补充补充补充)CMOS静态传输逻辑设计静态传输逻辑设计10.1.1 常规常规CMOS传输门逻辑电路传输门逻辑电路按按NMOS传输网络原理来设计一传输网络原理来设计一4选选1数据选择器数据选择器控制变量控制变量X0和和X1的一切组合都的一切组合都有通路，故该电路不会出现高阻有通路，故该电路不会出现高阻态，是一个完备的网络。态，是一个完备的网络。若将若将NMOS传输门改为传输门改为CMOS传输传输门，则必须添加门，则必须添加P管，接上互补的管，接上互补的控制信号。控制信号。10.1.1 常规常规CMOS传输门逻辑电路传输门逻辑电路(续续)然然而而，一一

3、对对一一地地简简单单替替换换来来构构造造上上述述的的4选选1数数据据选选择择器器是是不不行行的的。因为因为P管与管与N管之间连接线太多。管之间连接线太多。10.1.1 常规常规CMOS传输门逻辑电路传输门逻辑电路(续续)其其实实，在在两两个个传传输输门门串串联联点点上上，P管管与与N管管的的连连接接点点是是可可以以省省掉掉的的。省省掉掉以以后后的的电电路路变变为为如如右右图图所所示示电电路路。减减少少了了连连接接点点，版图得到简化。版图得到简化。10.1.1 常规常规CMOS传输门逻辑电路传输门逻辑电路(续续)仔细对比，可以发现这两种电路是有区别的。仔细对比，可以发现这两种电路是有区别的。前一

4、种电路的输出前一种电路的输出式中的下标式中的下标C表示是表示是CMOS传输门。于是，传输门。于是，F实际上等于实际上等于而后一种电路的输出而后一种电路的输出10.1.1 常规常规CMOS传输门逻辑电路传输门逻辑电路(续续)前前一一种种电电路路说说明明了了在在这这一一类类CMOS传传输输网网络络中中，每每个个传传输输门门单单元元都都是是CMOS传传输输门门。而而后后一一种种电电路路则则是是，传传输输网网络络作作为为整整体体来来讲讲是是CMOS的，但对每一个传输门而言并不是的，但对每一个传输门而言并不是CMOS的。的。这这后后一一种种电电路路不不仅仅省省掉掉了了每每一一个个传传输输门门内内部部P管

5、管与与N管管之之间间的的连连接接，而而且且允允许许把把所所有有P管管集集中中在在一一起起，把把所所有有的的N管管集集中中在在一一起起，有有利利于于版版图图设设计计。比比如如，把把8个个N管管一一起起做做在在P阱阱中中，或或者者把把8个个P管一起做在管一起做在N阱中，在结构上比较合理。阱中，在结构上比较合理。10.1.1 常规常规CMOS传输门逻辑电路传输门逻辑电路(续续)这样设计出来的这样设计出来的CMOS传输网络两大缺点：传输网络两大缺点：1)需要一批需要一批P管和一批管和一批N管。这就需要将管。这就需要将P平面连接到平面连接到N平面，那是因平面，那是因为输入信号为输入信号I0I3既要加到既

6、要加到N管，又要加到管，又要加到P管，它的布线占了很大管，它的布线占了很大的芯片面积。特别是对于的芯片面积。特别是对于16选选1的数据选择器，那的数据选择器，那16位线必须水平位线必须水平垂直垂直水平。阱与器件之间的水平。阱与器件之间的Channel Stop也占了很多空间。因也占了很多空间。因而，而，CMOS传输网络在面积方面比传输网络在面积方面比NMOS要损失很多。要损失很多。2)在输出端在输出端F处，所有的处，所有的P管与所有的管与所有的N管全部连在一起，输出电容比管全部连在一起，输出电容比NMOS加倍，使得加倍，使得CMOS传输网络的速度不及传输网络的速度不及NMOS传输网络。传输网络

7、。由于这两个缺点的存在，人们就不大愿意采用由于这两个缺点的存在，人们就不大愿意采用CMOS传输网络。可传输网络。可是，是，NMOS传输网络也有致命的缺点，电平蜕化，限制了级连数目。传输网络也有致命的缺点，电平蜕化，限制了级连数目。这就说明了，有必要开发新的这就说明了，有必要开发新的CMOS传输网络。传输网络。10.1.2 CMOS差动开关晶体管逻辑差动开关晶体管逻辑(DPTL)CMOS DPTL(Differential Pass-Transistor Logic)的的目目的是：的是：消消除除大大批批的的速速度度较较慢慢的的P管管，以以恢恢复复NMOS传传输输网网络的种种优点。络的种种优点。发

8、发挥挥N阱阱工工艺艺的的优优势势。N阱阱是是做做P管管的的，N管管是是做做在在阱阱外外的的。把把大大批批N管管做做在在阱阱外外，可可以以提提高高整整个个芯芯片片的性能。的性能。10.1.2 CMOS差动开关晶体管逻差动开关晶体管逻(DPTL)(续续)具体的方法是，将所有的输具体的方法是，将所有的输入变量进行差分编码，再将入变量进行差分编码，再将编码过的信号通过一个差分编码过的信号通过一个差分的传输网络，然后进行译码，的传输网络，然后进行译码，将它译成正确的数据。如图将它译成正确的数据。如图所示。所示。10.1.2 CMOS差动开关晶体管逻差动开关晶体管逻(DPTL)(续续)这个这个CMOS D

9、PTL电路中不用电路中不用P管。管。DPTL电电路路实实际际上上是是由由两两组组NMOS传传输输网网络络组组成成的的。这这两两组组采采用用完完全全相相同同的的控控制制信信号号，但但所所传传送送的的却却是是差差分分信信号号，一一组组原原量量与与一一组组非非量量。这这样样，尽尽管管NMOS传传输输门门在在传传输输逻逻辑辑“1”时时有有电电平平蜕蜕化化现现象象，但但终终会会有有一一组组（或或一一路路）是是不不蜕蜕化的，因为它传输的是逻辑化的，因为它传输的是逻辑“0”。10.1.2 CMOS差动开关晶体管逻辑差动开关晶体管逻辑(DPTL)(续续)当然，把传输当然，把传输“1”改为传输改为传输“0”，数

10、据将出错。但是我们把原，数据将出错。但是我们把原量与非量分别集中，再分别加到一个缓冲器的两端，把它转化为量与非量分别集中，再分别加到一个缓冲器的两端，把它转化为正确的极性，这就是译码。正确的极性，这就是译码。DPTL的译码缓冲器的电路如图所示。的译码缓冲器的电路如图所示。可可以以发发现现，这这个个缓缓冲冲器器实实际际上上是是一一个个CVSL(Cascade Voltage Switch Logic)反反相相器器。又又经经过过一一对对反反相相器器输输出出，加强其驱动能力。加强其驱动能力。原量原量传输传输非量非量传输传输10.1.2 CMOS差动开关晶体管逻差动开关晶体管逻(DPTL)(续续)显显

11、然然，这这个个CVSL译译码码器器和和缓缓冲冲器器都都是是CMOS的的。这这样样，整整个个DPTL电电路路都都可可认认为为是是CMOS的的。其其实实，在在它它的的传传输输网网络络中，是没有中，是没有P管的，但在功能上，却是管的，但在功能上，却是CMOS的。的。我我们们在在下下一一章章介介绍绍CVSL电电路路，可可以以发发现现DPTL电电路路与与CVSL电电路路非非常常相相似似。但但在在CVSL电电路路中中，交交叉叉反反馈馈的的P管管的的任任务务是是将将另另一一支支N逻逻辑辑树树转转变变为为等等价价的的P树树。而而在在DPTL电电路路中中，交交叉叉反反馈馈的的P管管任任务务是是译译码码，把把两两

12、组组差差分分传传送送的的信信号号转变为统一的极性。转变为统一的极性。10.1.2 CMOS差动开关晶体管逻差动开关晶体管逻(DPTL)(续续)DPTL电路的优点电路的优点:1）不用不用P管，全是管，全是N管，速度快。管，速度快。2）全部用全部用N管，连线简单，寄生参数少，硅片面积省。管，连线简单，寄生参数少，硅片面积省。3）可以发挥可以发挥NWell工艺的优点。工艺的优点。4）输输出出电电容容减减半半，速速度度与与NMOS传传输输网网络络一一样样，但但没没有有电电平平蜕化的限制，具有蜕化的限制，具有CMOS传输网络的优点。传输网络的优点。5）由由于于多多了了一一半半N管管，又又多多了了一一批批

13、反反相相器器和和一一个个译译码码缓缓冲冲器器，所所以以占占用用的的硅硅片片面面积积比比NMOS传传输输网网络络多多。然然而而，当当CMOS DPTL用用作作状状态态机机或或序序列列机机时时，本本来来就就需需要要附附加加主主从从触触发发器器，而而现现在在可可用用差差分分锁锁存存器器来来替替代代，故故总总面面积积增增加加不多。不多。第十章第十章第十章第十章基本数字集成电路设计基本数字集成电路设计基本数字集成电路设计基本数字集成电路设计(补充补充补充补充)CMOS静态恢复逻辑电路设计静态恢复逻辑电路设计CMOS静态恢复逻辑电路静态恢复逻辑电路以反相器为基础而构成的逻辑电路称为静态恢复逻辑电路。以反相

14、器为基础而构成的逻辑电路称为静态恢复逻辑电路。所谓静态是指所谓静态是指不存在预充电不存在预充电放电机制放电机制。所所谓谓恢恢复复逻逻辑辑电电路路是是指指电电路路存存在在着着一一个个逻逻辑辑电电平平噪噪声声容容限限，当当输输入入信信号号电电平平受受到到的的噪噪声声干干扰扰小小于于规规定定的的容容限限时时，输输出出能能恢恢复复到确定的逻辑电平。到确定的逻辑电平。10.2.1 全互补标准全互补标准CMOS电路电路CMOS静态恢复逻辑以反相器为基础。静态恢复逻辑以反相器为基础。N管与管与P管都是驱动管，管都是驱动管，都受输入信号控制的。都受输入信号控制的。P管与管与N管都是传输门，管都是传输门，P管传

15、管传“1”、N管传管传“0”。传输传输“0”的逻辑正好与传输的逻辑正好与传输“1”的逻辑互补：的逻辑互补：N管高电平控制传输管高电平控制传输“0”P管低电平控制传输管低电平控制传输“1”10.2.1.1 与非门与非门与非门：全高出低，有低出高（全与非门：全高出低，有低出高（全1出出1，有，有0出出0）。）。卡诺图的卡诺图的2 2个最小项中，只有个最小项中，只有1个元素是个元素是传输传输“0”，其余的，其余的3个都传输个都传输“1”。故传。故传输门的输出为输门的输出为:前两项都是非量控制传前两项都是非量控制传“1”，用，用P管最合适。管最合适。注意，注意，“+”号，说明这两项是并联的，可以号，说

16、明这两项是并联的，可以线或线或。最后一项是原量控制传最后一项是原量控制传“0”，宜用，宜用N管实现，可用两个传输管实现，可用两个传输门串联实现。门串联实现。10.2.1.1 与非门与非门(续续)CMOS与非门的结构如图。与非门的结构如图。l在在P管阵列，两个传输门并联，接到管阵列，两个传输门并联，接到Vdd。l在在N管阵列，两个传输门串联，接地。管阵列，两个传输门串联，接地。如果要增加与非门的输入如果要增加与非门的输入端数，结构该怎样变化？端数，结构该怎样变化？10.2.1.2 或非门或非门或非门：全低出高，有高出低（全或非门：全低出高，有高出低（全0出出1，有，有1出出0）。）。卡诺图有卡诺

17、图有3个最小项是传输个最小项是传输“0”的，只的，只有有1个最小项传个最小项传“1”。前两项原量控制传前两项原量控制传“0”，可以，可以“线或线或”接地。接地。宜用宜用N管。管。最后一项非量控制传最后一项非量控制传“1”，宜用，宜用P管，管，传输门串联接传输门串联接Vdd。P管阵列，两个传输门串联，接管阵列，两个传输门串联，接Vdd。N管阵列，两个传输门并联，接地。管阵列，两个传输门并联，接地。P管和管和N管阵列阵列逻辑结构的对偶关系管阵列阵列逻辑结构的对偶关系“与非门与非门”和和“或非门或非门”的两个例子指出：的两个例子指出：P管阵列的逻辑结构正好是管阵列的逻辑结构正好是N管阵列的对偶：管阵

18、列的对偶：串联串联并联并联NMOS阵列是原量控制（高电平有效），阵列是原量控制（高电平有效），PMOS阵列是非量控制（低电平有效），阵列是非量控制（低电平有效），N型阵列和型阵列和P型阵列可以接同一个输入信号，分别型阵列可以接同一个输入信号，分别传输不同输入信号值传输不同输入信号值。线或对于线或对于“1”逻辑应并联后接逻辑应并联后接Vdd，对于，对于“0”逻逻辑应并联后接辑应并联后接GRND，10.2.1.3 复杂的复杂的“与或非与或非”电路电路解：因为含有解：因为含有5个变量，利用卡诺图分析有困难。个变量，利用卡诺图分析有困难。已知：已知：求：实现上述布尔表达式的求：实现上述布尔表达式的CM

19、OS逻辑电路。逻辑电路。先利用原量表达式设计先利用原量表达式设计N管阵列管阵列MOS传输门，接地传传输门，接地传“0”。根据根据De-Morgan定理，将上式转化为非量形式，再利用非量表定理，将上式转化为非量形式，再利用非量表达式设计达式设计P管阵列管阵列MOS传输门，接传输门，接Vdd，传，传“1”。10.2.1.3 复杂的与或非电路复杂的与或非电路(续续)10.2.1.3 复杂的与或非电路复杂的与或非电路(续续)全互补标准全互补标准CMOS电路特点：电路特点：电电路路中中PMOS管管的的数数目目与与NMOS管管的的数数目目相相同同。如如果果输输入入变量共有变量共有k个，则总共需要个，则总共

20、需要2k个晶体管。个晶体管。形形成成一一种种全全互互补补电电路路。若若一一阵阵列列是是串串联联，则则另另一一阵阵列列必必定定是并联。是并联。管子数量多，功能、集成度较低。管子数量多，功能、集成度较低。由由于于管管子子多多，版版图图可可能能比比较较复复杂杂。只只有有设设计计得得当当，版版图图才才会有规则。会有规则。设计举例设计举例6输入与非门输入与非门6输入与非门版图输入与非门版图10.2.2 伪伪NMOS逻辑逻辑全全互互补补CMOS电电路路的的缺缺点点是是管管子子数数太太多多。这这么么多多的的P管管仅仅仅仅为为了了传传输输卡卡诺诺图图中中的的互互补补项项，能能否否省省掉掉？能能否否象象NMOS

21、电电路路那那样样，用用一一个个负负载载管管替替代代？为为此此，美美国国AT&T公公司司Bell Labs研研制制了了一一种新的电路，称之为伪种新的电路，称之为伪NMOS逻辑，如图所示。逻辑，如图所示。采用一只采用一只P管做负载，把它的栅管做负载，把它的栅极接地，极接地，P管一直处于导通状态。管一直处于导通状态。P管的栅源电压永远满足管的栅源电压永远满足|Vgsp|Vds+VTp，P管处于线性区域，管处于线性区域，10.2.2 伪伪NMOS逻辑逻辑(Pseudo-NMOS Logic)伪伪NMOS反相器的基本特性如图所示反相器的基本特性如图所示当当ViVTn时，时，N管导通，这时，管导通，这时，

22、N管处于饱和区，管处于饱和区，P管处于管处于线性区，于是，线性区，于是，取典型值，取典型值，Vtndd，Vtp=Vdd，ViVdd，VOVdd，通常通常 n/p，代入得，代入得，10.2.2 伪伪NMOS逻辑逻辑(续续)平衡时，平衡时，Idsn=Idsp10.2.2 伪伪NMOS逻辑逻辑(续续)在在CMOS电电路路中中，Vdd是是C区区的的中中心心，是是理理论论上上的的逻逻辑辑门门限限。作作为为一一种种CMOS反反相相器器，如如果果输输入入超超过过Vdd，则则输输出出应应低低于于Vdd。若若输输入入低低于于Vdd，则则输输出出应应高高于于Vdd。为为此此，上上述述计计算算都都以以Vdd为准。为

23、准。对对于于伪伪NMOS电电路路，P阵阵列列与与N阵阵列列是是不不对对称称的的。当当N阵阵列列获获得得的的有有效效栅栅压压为为（Vdd VTn）时时，P阵阵列列的的有有效效栅栅压压为为（Vdd|Vtp|），因因而而P管管有有较较大大的的驱驱动动力力，P管管的的内内阻阻减减小小，输输出出电电平平VO升升高高。为为了了能能使使反反相相器器的的输输出出低低于于Vdd，那那么么 n应应比比 p大大6倍倍。因因 n p，补补偿偿掉掉一一部部分分，故故N型型阵阵列列的的宽宽长长比比应应比比P型的大倍以上。型的大倍以上。10.2.2 伪伪NMOS逻辑逻辑(续续)伪伪NMOS电路的特点：电路的特点：管管子子数

24、数减减少少：若若组组合合逻逻辑辑共共有有k个个输输入入变变量量，则则伪伪NMOS逻逻辑辑只只需需要要k+1个个管管子子，同同NMOS电电路路一一样样，比比标标准准的的CMOS要少得多。要少得多。输入电容小输入电容小：同：同NMOS一样，是一样，是CMOS电路的一半。电路的一半。静静态态功功耗耗较较大大：同同NMOS一一样样，因因为为P管管总总是是导导通通的的，很很象耗尽管负载，有直通电流，而象耗尽管负载，有直通电流，而CMOS则是没有的。则是没有的。伪伪NMOS是属于是属于CMOS工艺，但性能上与工艺，但性能上与NMOS极相似，区别极相似，区别仅在于仅在于结构上有区别结构上有区别。10.2.2

25、 伪伪NMOS逻辑逻辑:伪伪NMOS反相器特征反相器特征1)P管作负载。管作负载。2)栅极接地。栅极接地。3）有效栅极电压）有效栅极电压:4）P管做在管做在N型衬底上或型衬底上或N阱中，衬底加最高电压阱中，衬底加最高电压Vdd。5）极性有差别，）极性有差别，P管的源极接最高电位。管的源极接最高电位。6）P管无体效应。管无体效应。7）最佳尺寸比为）最佳尺寸比为2.4:1，N管比管比P管大。管大。10.2.2 伪伪NMOS逻辑逻辑:NMOS反相器的特征反相器的特征l耗尽型耗尽型N管作负载。管作负载。l负载负载N管栅源短路。管栅源短路。l l耗尽管是耗尽管是N型的，做在型的，做在P型衬底上。型衬底上

26、。l衬底加最低电位衬底加最低电位地。地。耗尽管的漏极接最高电位。耗尽管的漏极接最高电位。l耗尽管有体效应。耗尽管有体效应。l最佳尺寸比为最佳尺寸比为4:1，增强管比耗尽管大。增强管比耗尽管大。10.2.2 伪伪NMOS逻辑逻辑(续续)工艺上的差别：工艺上的差别：伪伪NMOS用用CMOS工艺制造。工艺制造。NMOS用用NMOS工艺制造。工艺制造。既既然然伪伪NMOS电电路路同同NMOS电电路路很很相相似似，为为何何不不直直接接采采用用NMOS电电路路，还还要要转转弯弯抹抹角角地地用用CMOS工工艺艺来来做做呢呢？这这是是因因为为CMOS工工艺艺同同NMOS工工艺艺完完全全不不同同：CMOS工工艺

27、艺中中不不存存在在耗耗尽尽型型NMOS。当当人人们们在在CMOS电电路路中中想想做做一一些些模模仿仿NMOS电电路路以以节节省省一一些些管管子子时时，只只有有用用伪伪NMOS电电路路实实现现它。附带的优点是它。附带的优点是负载管没有体效应负载管没有体效应。10.2.4 级联电压开关逻辑级联电压开关逻辑CVSL:Cascade Voltage Switch Logic是是一一类类新新的的CMOS电电路路，由由IBM公公司司在在1980年年代代开开发发。由由于于引引出了一些新的概念，从而派生出一系列类似的电路。出了一些新的概念，从而派生出一系列类似的电路。F 电电路路中中含含有有一一个个NMOS的

28、的组组合合网网络络，其其中中含含有有两两个个互互补补的的NMOS开开关关结结构构，并并交交叉叉地地连连接接到到一一对对P管管的的栅栅极极，构构成成一一个个有有正反馈的网络。正反馈的网络。F 当当输输入入信信号号符符合合某某个个逻逻辑辑关关系系时时，互互补补的的NMOS开开关关就就动动作作，Q互互补补输输出出就就会会拉拉高高或或拉拉低低。由由于于Q互互补补输输出出端端交交叉叉耦耦合合，正正反反馈加到两个馈加到两个P管，进行上拉，使得管，进行上拉，使得Q或或“Q非非”迅速拉到迅速拉到Vdd。10.2.4.1 CVSL电路基本原理电路基本原理当当n1断开，断开，n2闭合时：闭合时：当当n2断开，断开

29、，n1闭合时：闭合时：10.2.4.1 CVSL电路基本原理电路基本原理(续续)输输出出电电压压的的摆摆幅幅很很大大，从从0到到Vdd和和Vdd到到0，与与通通常常标标准准的的CMOS电路一样。电路一样。布尔表达式中的组合逻辑全部由布尔表达式中的组合逻辑全部由NMOS电路完成的。电路完成的。通过反馈，利用通过反馈，利用P管把它拉到管把它拉到Vdd。P阵阵列列没没有有逻逻辑辑。这这在在制制造造工工艺艺上上将将带带来来很很大大的的好好处处。如如，采采用用N阱阱工工艺艺将将少少数数P管管做做在在阱阱内内，大大量量的的N管管都都可可以以做做在在阱外。阱外。同时输出原量和非量。同时输出原量和非量。10.

30、2.4.2 CVSL反相器反相器:最简单情况最简单情况假定组合网络中只含有两个假定组合网络中只含有两个NMOS开关开关根据传输门理论根据传输门理论交叉反馈交叉反馈交叉控制交叉控制10.2.4.2 CVSL反相器反相器:最简单情况最简单情况(续续)若不考虑时延：若不考虑时延：构成一对等价的构成一对等价的CMOS反相器：反相器：10.2.4.3 CVSL反相器反相器:A=X1X2设设 A=X1X2NMOS组合网络中，组合网络中，一支是加一支是加 A 信号串联；另一支是加信号串联；另一支是加 信号并联。信号并联。既是与门，又是与非门，分别可从端既是与门，又是与非门，分别可从端 Q 和和 端输出。端输

31、出。10.2.4.3 CVSL反相器反相器:A=X1+X2设设 A=X1+X2NMOS组合网络中，组合网络中，一支是加一支是加 A 信号并联；另一支是加信号并联；另一支是加 信号串联。信号串联。同一个电路既可以是与非门，又是与门；也可以是或非门，同一个电路既可以是与非门，又是与门；也可以是或非门，也是或门。故这类电路是一种多功能电路。也是或门。故这类电路是一种多功能电路。这两条这两条NMOS树枝中，一支代表树枝中，一支代表N管，另一支代表管，另一支代表P管。通过管。通过正反馈，把正反馈，把P支映射到支映射到P型阵列。型阵列。10.2.4.5 CVSL反相器反相器:A=X1X2+X3X4 取取

32、A=X1X2+X3X4这个电路是由一支串并联，这个电路是由一支串并联，另一支并串联组成。可以获另一支并串联组成。可以获得得“与或非与或非”、“与或与或”两两种功能。种功能。10.2.4.5 CVSL反相器反相器:A=(X1+X2)(X3+X4)取取 A=(X1+X2)(X3+X4)电路结构与上面一个电路完电路结构与上面一个电路完全相同，只要将原量和非量全相同，只要将原量和非量交换位置。交换位置。10.2.4.7 CVSL反相器反相器:A=X1X2+X3(X4+X5)10.2.4.7 CVSL反相器反相器(续续)上面所有的例子都默认了两个限制：上面所有的例子都默认了两个限制：NMOS组合网络是由

33、两支独立的树枝组成：组合网络是由两支独立的树枝组成：一支代表着一支代表着N阵列逻辑功能阵列逻辑功能另一支代表另一支代表P阵列逻辑功能阵列逻辑功能彼此没有任何交叉链，因而所需晶体管的总数为彼此没有任何交叉链，因而所需晶体管的总数为2k+2。这两支传输门树枝都端接到地，即都传输这两支传输门树枝都端接到地，即都传输0信号。信号。10.2.4.8 CVSL的新形式的新形式设两树枝是交链的，由两级传输门网络组成。设两树枝是交链的，由两级传输门网络组成。10.2.4.8 CVSL的新形式的新形式 (续续)把这个逻辑树，接在交叉反馈的把这个逻辑树，接在交叉反馈的P管对的下面管对的下面:根据根据CVSL反相器

34、的原理反相器的原理这是一对这是一对CMOS电路电路分别完成分别完成 10.2.4.8 CVSL的新形式的新形式 (续续)再串联一个交链段：再串联一个交链段：根据根据CVSL反相器原理反相器原理10.2.4.8 CVSL的新形式的新形式 (续续)实实际际上上，这这类类电电路路的的分分析析，可可以以利利用用找找通通路路的的办办法法直直接接获获得得布布尔表达式。比如，尔表达式。比如，Q有四条通路。有四条通路。10.2.4.8 CVSL的新形式的新形式 (续续)Q有四条通路。有四条通路。10.2.4.8 CVSL的新形式的新形式:优缺点优缺点由于相互交链，有由于相互交链，有“差分差分”作作用，使得合成

35、逻辑简化，管子用，使得合成逻辑简化，管子数少。如，这种数少。如，这种CMOS全加器全加器的总和部分仅需的总和部分仅需12个管子。个管子。交链方式、级数有较多自由度，交链方式、级数有较多自由度，允许设计复杂的逻辑功能。允许设计复杂的逻辑功能。等等效效P阵阵列列的的动动作作滞滞后后于于对对应应的的N管管。往往往往造造成成P管管与与N管管同同时导通，增加了静态功耗，出现了比例逻辑现象时导通，增加了静态功耗，出现了比例逻辑现象 也正由于有这段时间差，电源电流中的毛刺、尖峰较大。也正由于有这段时间差，电源电流中的毛刺、尖峰较大。整个电路的延迟增加，限制了在高速电路中的使用。整个电路的延迟增加，限制了在高

36、速电路中的使用。10.2.5 差动错层差动错层CMOS逻辑（逻辑（DSL）DSL（Differential Split-level CMOS Logic）CMOS电路类似电路类似于于CVSL-CMOS电路，但速度较高。电路，但速度较高。在在CVSL电路的基础上，电路的基础上，附加两个附加两个NMOS管管n10和和n20，把输出端点，把输出端点Q和和Q同交叉同交叉反馈点反馈点F和和F隔离开。在隔离开。在n10和和n20的栅极上加了一个参的栅极上加了一个参考电压：考电压：VREF=0.5Vdd+VTn10.2.5.1 DSL电路的工作原理电路的工作原理1、A=0n1管截止管截止(Vgs)n20VT

37、nn20管导通管导通:QGndA=1,n2管导通管导通:FGndF加到加到p1管管 p1管导通管导通:QVddn10管是否导通，取决于管是否导通，取决于F之值之值:若若F0.5Vddn10管截止，管截止，F 电荷维持。电荷维持。(Vgs)n10VTn在稳定状态下，在稳定状态下，n10管截止，最高电位为管截止，最高电位为F=0.5Vdd。在。在F的作用的作用下，下，p2管是弱导通状态。管是弱导通状态。F就不可能等于就不可能等于0，而是处于某一低电，而是处于某一低电平，约平，约100mV左右，故存在着静态功耗。左右，故存在着静态功耗。10.2.5.1 DSL电路的工作原理电路的工作原理2、A=1n

38、1管截止管截止n10管导通管导通:F加到加到p2管管 p2管导通管导通:QVddn20管是否导通，取决于管是否导通，取决于F 之值之值:若若FVddn20管导通，向管导通，向F 节点充电，直到节点充电，直到FVdd n20管截止；管截止；若若FVddn20管截止，管截止，F 电荷维持。电荷维持。(Vgs)n20VTn在稳定状态下，在稳定状态下，n20管截止，最高电位为管截止，最高电位为F=0.5Vdd。在。在F的作用的作用下，下，p1管是弱导通状态。管是弱导通状态。F 不可能等于不可能等于0，而是处于某一低电平，而是处于某一低电平，约约100mV左右，也存在静态功耗。左右，也存在静态功耗。10

39、.2.5.1 DSL电路的工作原理电路的工作原理(续）续）从功能上看，构成一对互补的从功能上看，构成一对互补的CMOS反相器。提供反相器与反相器。提供反相器与跟随器两种功能。跟随器两种功能。10.2.5.1 DSL电路的工作原理电路的工作原理(续）续）DSL电路优点电路优点：1)输输出出节节点点Q和和Q已已经经同同交交叉叉反反馈馈节节点点F和和F隔隔开开，输输出出负负载载电电容容CL没有直接加到反馈节点上，转换速度可以提高。没有直接加到反馈节点上，转换速度可以提高。2)由于由于p1管与管与p2管是处于管是处于“弱通弱通通通”的转换方式，故转换快的转换方式，故转换快3)n1管管与与n2管管的的最

40、最高高漏漏源源电电压压Vds dd，因因而而n1管管与与n2管管内内穿穿透透可可能能性性降降低低。这这样样，在在设设计计与与制制造造时时，不不仅仅可可以以用用短短沟沟道道器器件件，而而且且沟沟道道可可以以做做得得更更短短，全全部部NMOS管管用用更更小小的的 值值来做，从而可以提高速度。来做，从而可以提高速度。DSL电路缺点电路缺点：1）有静态功耗。）有静态功耗。2）输出低电平）输出低电平VOL不等于不等于0。10.2.5.2 DSL电路的实用电路的实用1)输输入入信信号号A和和A改改为为电电流流控控制制逻逻辑辑，把把控控制制变变量量改改为为传传输输变变量量。这这样样，有有利利于于链链接接两两

41、支支逻逻辑辑树树，而而DSL电电路路本本身身仅仅提提供交叉耦合的供交叉耦合的NP负载。负载。2)输输出出改改为为漏漏极极开开路路的的NMOS管管n1与与n2，使使输输出出连连接接有有更更广广泛的适应性。泛的适应性。10.2.5.2 DSL电路的实用（续）电路的实用（续）若把若把CVSL全加器电路中的差分逻辑树移植到全加器电路中的差分逻辑树移植到DSL电路去，就电路去，就可以实现可以实现DSL全加器。全加器。把总和树的把总和树的S和和S接在接在DSL电路的电流控制输入端，得到电路的电流控制输入端，得到DSL总总和电路。把进位树的和电路。把进位树的C0和和C0接在接在DSL电路的电流控制输入端，得

42、电路的电流控制输入端，得DSL进位电路。在进位电路。在DSL电路的逻辑开路处，可以获得电路的逻辑开路处，可以获得S、S、C0、C0的的CMOS逻辑。逻辑。10.2.5.2 DSL电路的实用（续）电路的实用（续）但但是是，这这两两支支树树需需用用信信号号A,A，B,B，C,C等等各各项项，为为此此又又可设计一种可设计一种DSL电路来加强驱动能力。电路来加强驱动能力。图 第十章第十章第十章第十章基本数字集成电路设计基本数字集成电路设计基本数字集成电路设计基本数字集成电路设计(补充补充补充补充)CMOS动态恢复逻辑电路动态恢复逻辑电路CMOS动态恢复逻辑电路动态恢复逻辑电路CMOS电电路路有有许许多

43、多优优点点。但但一一般般认认为为，与与NMOS相相比比有有两两大大缺缺点：点：CMOS电电路路的的速速度度比比NMOS低低。理理由由是是根根本本性性的的。因因为为任任何何一一级级倒倒相相器器至至少少有有两两只只管管子子，一一只只P管管和和一一只只N管管，它它们们的的栅栅极极是是连连接接在在一一起起的的，输输入入电电容容加加倍倍，前前级级的的充充放放电电就就慢慢多了。多了。CMOS电电路路所所需需的的器器件件数数多多。一一个个倒倒相相器器要要2只只管管子子。一一个个逻逻辑辑电电路路需需要要设设计计两两套套逻逻辑辑函函数数，分分别别传传送送原原函函数数和和其其补补函函数数。因因而而，CMOS电电路

44、路的的逻逻辑辑冗冗余余度度较较高高。这这不不仅仅浪浪费费了硅片面积，而且增加了不少互联任务，使性能降低了硅片面积，而且增加了不少互联任务，使性能降低。CMOS动态恢复逻辑电路动态恢复逻辑电路(续续)为了克服这两个缺点，人们作了很多研究。为了克服这两个缺点，人们作了很多研究。伪伪NMOS电电路路就就是是在在这这个个指指导导思思想想下下产产生生的的。它它只只采采用用一一个个P管管作作为为上上拉拉负负载载，以以代代替替全全互互补补标标准准CMOS电电路路中中的的P阵阵列列逻逻辑辑。但但它它带带来来一一些些类类似似NMOS倒倒相相器器所所具具有有的的那那些些缺缺点点。增增加加了了静静态态功功耗耗，提提

45、高高了了输输出出低低电电平平，降降低低了了噪噪声声容容限。限。CVSL为为CMOS电电路路的的实实现现，提提出出了了一一些些新新的的概概念念，P管管可可用用N管管来来等等效效，利利用用反反馈馈来来转转化化。从从而而带带来来一一些些新新的的优优点点。如如，整整个个逻逻辑辑树树都都是是N阵阵列列，可可以以发发挥挥NWell工工艺艺的的优优势势。利利用用差差分分逻逻辑辑可可以以简简化化电电路路。可可以以同同时时提提供供原原量量和和非非量量两两种种输输出出。但但也也带带来来一一些些新新的的缺缺点点，如如，增增加加了了功功耗耗，降降低了速度。低了速度。CMOS动态恢复逻辑电路动态恢复逻辑电路(续续)DS

46、L电电路路在在速速度度上上有有较较大大的的改改进进，可可以以同同NMOS电电路路相相匹敌。然而功耗是增加了。匹敌。然而功耗是增加了。必必须须指指出出，上上述述分分析析与与比比较较都都是是以以静静态态CMOS电电路路为为准准的的。从从七七十十年年代代后后期期起起，一一批批动动态态CMOS电电路路崛崛起起，无无论论是是面面积积、速速度度，还还是是功功耗耗，都都远远比比静静态态电电路路优优越越，因因而而获获得得广广泛泛的的应应用。用。10.3.1 C2MOS电路电路 日日本本人人在在计计算算器器生生产产方方面面一一直直是是领领先先的的。七七十十年年代代后后期期，日日本本人人想想把把他他们们拿拿手手的

47、的计计算算器器电电路路改改造造为为SRAM电电路路，设设计计低低功功耗耗的的CMOS SRAM。日日本本的的CMOS研研究究中中心心是是设设在在东东芝芝公公司司的的半半导导体体部部。东东芝芝公公司司在在研研制制CMOS SRAM芯芯片片的的过过程程中中发发现现，在在存存储储器器芯芯片片中中，许许多多电电路路不不是是一一直直在在工工作作的的，如如，行行译译码码器器，列列译译码码器器，读读出出放放大大器器，I/O控控制制电电路路等等等等，都都只只需需要要在在较较短短的的时时间间间间隔隔内内工工作作，只只需需要要在在时时钟钟控控制制下下周周期期性性工工作作。因因而而这这些些电电路路没没有有必必要要在

48、在不不同同期期间间消消耗耗功功率率。为为此此，把把这这些些电电路路的的基基本本单单元元倒倒相相器器，都都加加以以时时钟钟控控制制。在在时时钟钟有有效效期期间间，倒倒相相器器工工作作，允允许许消消耗耗功功率率。在在时时钟钟期期外外，倒倒相相器器不不工工作作，也也不不消消耗耗电电源源。从从而而发发明明了了时时钟钟CMOS电电路路（Clocked CMOS），简称为简称为C2MOS电路。电路。10.3.1 C2MOS电路电路(续续)在静态在静态CMOS电路的基础上加了电路的基础上加了2个由时钟控制的门个由时钟控制的门.P阵列由阵列由 控制；在控制；在N阵列，由阵列，由 控制。控制。电源电压电源电压V

49、dd和和Vss并不一直加在逻辑并不一直加在逻辑电路上的。电路上的。当当时时N管与管与P管全打开，把电源管全打开，把电源Vdd和和Vss加到组合逻辑电路上，获得加到组合逻辑电路上，获得CMOS静态恢复逻辑静态恢复逻辑（与非门）（与非门）。当当时时N管与管与P管全截止，逻辑电路上没管全截止，逻辑电路上没有电源，没有功耗。有电源，没有功耗。10.3.1 C2MOS电路电路(续续)东东芝芝公公司司用用这这种种C2MOS电电路路不不仅仅研研制制了了4K SRAM，8K SRAM，还设计了，还设计了16bit p。C2MOS电路的最大优点是：电路的最大优点是：把把芯芯片片中中不不工工作作的的部部分分，通通

50、过过时时钟钟将将电电源源切切断断，这这对对 p、RAM等这类芯片来讲，是有重大实用价值的。等这类芯片来讲，是有重大实用价值的。利用利用C2MOS电路也可以用作三态门。电路也可以用作三态门。然然而而，发发明明C2MOS电电路路的的意意义义在在于于，它它开开创创了了动动态态CMOS逻逻辑辑的的新新时时代代。一一批批高高性性能能的的动动态态CMOS电电路路出出现现并并逐逐步主宰着整个步主宰着整个CMOS电路电路。10.3.2 预充电预充电放电逻辑放电逻辑预预充充电电放放电电技技术术是是动动态态逻逻辑辑电电路路中中最最重重要要的的一一种种技技术术，已已得得到了广泛地使用。到了广泛地使用。把把芯芯片片中