CMOS静态组合门电路的延迟速度.ppt

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1、半半导体体集成集成电路路10/28/2022CMOS静态组合门电静态组合门电路的延迟（速度）路的延迟（速度）10/28/2022延迟时间实测方法10/28/2022本节内容本节内容n延迟时间的估算方法延迟时间的估算方法n负载电容的估算负载电容的估算n传输延迟时间估算举例传输延迟时间估算举例n缓冲器最优化设计缓冲器最优化设计10/28/2022一、延迟时间的估算方法一、延迟时间的估算方法RNVin=VDDVin=0VinVout设输入为阶跃信号，则设输入为阶跃信号，则Vout上升上升(或下降）到或下降）到DD时，对应时，对应tPLHtPHL等效电阻等效电阻负载电容负载电容反相器反相器的延迟的延迟

2、10/28/2022 1 1 1 1个个个个PMOSPMOS导通时，导通时，导通时，导通时，t tPLHPLH L LR RP P 2 2 2 2个个个个PMOSPMOS导通时，导通时，导通时，导通时，t tPLHPLH L L(R(RP P/2)/2)2 2 2 2个个个个NMOSNMOS导通时，导通时，导通时，导通时，t tPHLPHL L L 2R 2RN N CMOS与非门的延迟与非门的延迟一般只关注一般只关注最坏的情况最坏的情况10/28/2022等效电阻的估算等效电阻的估算等效（平均）电阻一般取等效（平均）电阻一般取R0VDDVDDR0R0约约8K欧欧10/28/2022负载电容的

3、估算负载电容的估算CselfCwireCfanoutCload=Cself+Cwire+Cfanout总负载总负载电容电容自身电自身电容容连线电连线电容容扇出电扇出电容容CGCGCG10/28/2022n扇出电容扇出电容负载电容的估算（负载电容的估算（cont.)CfanoutCCG GVinVoutCGpCGnC CG GC CGnGn+C+CGpGp10/28/2022GateGateP_SUBP_SUBn n+S Sn n+D DC CGCGCC CGDOGDOC CGSOGSO截止截止(VGSVTH,VDSVTH,VDS VGS-VTH)10/28/2022n自身电容自身电容负载电容的

4、估算（负载电容的估算（cont.)GGS SD DR RS SC CGSGSC CGDGDC CGBGBR RGGR RDDC CDBDBC CSBSBB B设输入为阶跃信号，则设输入为阶跃信号，则Vout从从0上上升升(或从或从VDD下降）到下降）到DD时，晶体时，晶体管（对于短沟道晶体管）处于截管（对于短沟道晶体管）处于截止或饱和态，因此止或饱和态，因此CGD只剩交叠电只剩交叠电容。容。VinVoutCGS、CSB、CGB与输出端与输出端D无关无关只有扩散电容只有扩散电容CDB和和CGD与输出端与输出端D有关有关10/28/202210/28/2022MOSFET交叠电容交叠电容GateG

5、ateP_SUBP_SUBn n+S Sn n+D DC CGCGCC CGDOGDOC CGSOGSOvvC CGSOGSO和和和和C CGDOGDO交叠电容，由源漏横向扩散形成，值一定交叠电容，由源漏横向扩散形成，值一定交叠电容，由源漏横向扩散形成，值一定交叠电容，由源漏横向扩散形成，值一定CGDO2CGDO栅漏密勒栅漏密勒电容电容10/28/2022n自身电容自身电容负载电容的估算（负载电容的估算（cont.)因此，自身电容为：因此，自身电容为：Cself=CDBn+2CGDOn+CDBp+2CGDOp2CGDOVoutCDBpCDBnn连线电容连线电容短线可忽略，长线需考虑短线可忽略，

6、长线需考虑深亚微米级后，连线电容深亚微米级后，连线电容变得不可忽略变得不可忽略10/28/2022CMOS逻辑门传输延迟举例逻辑门传输延迟举例反相器反相器反相器反相器2 2输入与非门输入与非门输入与非门输入与非门2 2输入与非门输入与非门输入与非门输入与非门*等效电阻相同：等效电阻相同：等效电阻相同：等效电阻相同：电容比反相器大电容比反相器大电容比反相器大电容比反相器大4/34/34/34/3倍。倍。倍。倍。*输入电容相同：输入电容相同：输入电容相同：输入电容相同：电阻比反相器大电阻比反相器大电阻比反相器大电阻比反相器大4/34/34/34/3倍。倍。倍。倍。忽略中间忽略中间忽略中间忽略中间漏

7、极电容漏极电容漏极电容漏极电容忽略连线电容忽略连线电容忽略连线电容忽略连线电容10/28/2022反向器反向器反向器反向器2 2输入与非门输入与非门输入与非门输入与非门2 2输入或非门输入或非门输入或非门输入或非门FO=1 CMOS逻辑门传输延迟举例逻辑门传输延迟举例10/28/2022各种各种CMOS门电路的传输延迟门电路的传输延迟invR0反向器反向器反向器反向器N N输入逻辑门输入逻辑门输入逻辑门输入逻辑门LELE倍倍自身延迟时间：自身延迟时间：自身延迟时间：自身延迟时间：反向器为反向器为反向器为反向器为t t t t0 0,n,n输入逻辑门为输入逻辑门为输入逻辑门为输入逻辑门为n nt

8、 t t t0 0后级负载延迟时间：后级负载延迟时间：后级负载延迟时间：后级负载延迟时间：invR0:FO=1时，反向器的延迟时间时，反向器的延迟时间f:Fan outLE:Logical Effort输入信号数输入信号数反向器反向器10/28/2022传输延迟时间的估算：传输延迟时间的估算：8输入输入AND输入信号数输入信号数反向器反向器当当当当FO=1FO=1时，时，时，时，哪一种逻辑组合速度更快哪一种逻辑组合速度更快哪一种逻辑组合速度更快哪一种逻辑组合速度更快?10/28/2022缓冲器速度最优化设计缓冲器速度最优化设计CL=160fFWP=2mmWn=1mmC=1fF/C=1fF/mm

9、mmm,Cm,Cmmmmm,R=4km,R=4kW/mW/mW/mW/mmm t tpHLpHL0C 0CSelf0CL =0.75(3 1fF)4kW+W+0.75 160fF 4kW W =500pS =500pS t tpHLpHL=345pS约为约为3M忽略连线电容忽略连线电容10/28/2022缓冲器速度最优化设计缓冲器速度最优化设计C=160fFWP=2mmWn=1mm0C减小减小减小减小减小减小R R0 0加大反相器加大反相器加大反相器加大反相器管子的宽长比管子的宽长比管子的宽长比管子的宽长比在改善了本级电路延迟时间的同时在改善了本级电路延迟时间的同时加大了本身的栅极电容加大了本

10、身的栅极电容10/28/2022缓冲器速度最优化设计缓冲器速度最优化设计C=1fF/C=1fF/mmmmm,Cm,Cmmmmm,R=4km,R=4kW/mW/mW/mW/mm m=0.75 (3f+13.5f)4kW W +(9f+40.5f)4kW W /3 +(27f+160f)4kW W /9 =162pSpSt tpHLpHL=112pSC=160fFWP=2mmWn=1mmWP=6mmWn=3mmWP=18mmWn=9mm10/28/2022缓冲器速度最优化设计缓冲器速度最优化设计快速快速快速快速缓冲器尺寸缓冲器尺寸缓冲器尺寸缓冲器尺寸3 3倍倍倍倍3 3倍逐倍逐倍逐倍逐段增加，但面

11、积段增加，但面积段增加，但面积段增加，但面积 和功和功和功和功耗也会加大。耗也会加大。耗也会加大。耗也会加大。C=1fF/C=1fF/mmmmm,Cm,Cmmmmm,R=4km,R=4kW/mW/mW/mW/mm m=0.75 (3f+9f)4kW W W W +(6f+18f)4kW W W W /2 +(12f+36f)4kW W W W /4 +(24f+72f)4kW W W W /8 +(48f+160f)4kW W W W /16 =183pSpSt tpHLpHL=126pSC=160fFWP=2mmWn=1mmWP=4mmWn=2mmWP=8mmWn=4mmWP=16mmWn=

12、8mmWP=32mmWn=16mm10/28/2022CL2345678910aaCin缓冲器速度最优化设计缓冲器速度最优化设计10/28/2022减小延迟的版图设计典型例子减小延迟的版图设计典型例子栅极栅极/扩散扩散覆盖电容覆盖电容COfF/m mm 扩散电容扩散电容(p和和n相同相同)底面底面:CJ=2fF/m mm2周边周边:CJSWm mmn栅极电容栅极电容n扩散电容扩散电容10/28/2022使扩散电容减小的版图设计使扩散电容减小的版图设计双指状晶双指状晶体管体管10/28/2022GGS SD DL大尺寸晶体管的设计大尺寸晶体管的设计10/28/2022作业：作业：比较当比较当FO=1时下列两种时下列两种4输入输入AND门，哪一种门，哪一种速度更快速度更快CABCDABCDC214/35/310/28/2022