硬件电子琴电路模块方案设计.ppt

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1、实验四实验四 硬件电子琴电路模块设计硬件电子琴电路模块设计基础知识一、节拍1、在音乐中，时间被分成均等的基本单位，每个单位叫做一个“拍子”或称一拍。2、拍子的时值是以音符的时值来表示的，一拍的时值可以是四分音符（即以四分音符为一拍），也可以是二分音符（以二分音符为一拍）或八分音符（以八分音符为一拍）。例2/4,3/4等3、拍子的时值是一个相对的时间概念比如当乐曲的规定速度为每分钟60拍时，每拍占用的时间是一秒，半拍是二分之一秒；当规定速度为每分钟120拍时，每拍的时间是半秒，半拍就是四分之一秒。在本次实验中，最小的节拍是1/4拍，规定速度是每拍1秒。可以得到，在我们把音符按照以1/4拍为单位存

2、放到ROM里，而后以4HZ频率读取，则可以实现乐曲的节拍。基础知识二、音符与频率乐曲中不同的音符实质上表示的是不同频率的声音。只要产生不同频率的脉冲，再通过喇叭等播放出来即可。又由于方波容易用定时器产生，故使用方波脉冲。基础知识要产生音频脉冲：1、算出某一音频的脉冲的周期（1/频率）2、然后将此周期除以2，即为半周期的时间。3、利用定时器，计时这个半周期的时间，每当计时到后，就将输出脉冲的I/O反相。4、重复计时此半周期的时间再对I/O反相，就可以在I/O脚上得到此频率的脉冲。例如，频率为523Hz，其周期为1/523S=1912uS，因此只要令计数器计时956，在每计数956次时就将I/O反

3、接，就可得到中音DO（532Hz）。其计数值N可以根据以下公式得到：2N=Tr/Ti=Fi/Fr（Fi为内部时钟频率，Fr为对应音符频率）（Ti为内部时钟周期，Tr为对应音符周期）音符与频率对应表可以得到：如果以1MHZ为内部时钟频率，要发出低7SI音（494HZ），我们需要计数2024个1MHZ时钟周期，其中，当计数到2024/2=1012个时钟时，将脉冲翻转一次。结合前述的节拍，如果要发出低7SI音1拍，则只要持续494HZ方波1秒钟即可，如果按1/4拍单位存放到ROM里，ROM的读出时钟是4HZ，那低7SI音应该装载几个存储单元？本实验用FPGA实现乐曲的播放原理分四步1、将待播放的音乐

4、音符存入ROM2、以4HZ频率读取ROM3、根据1MHZ的内部时钟要求，将读出的音符换算成应计数的数值4、以1MHZ为内部时钟，实现符合要求的方波信号。硬件电子琴电路设计方案硬件电子琴电路设计方案模块模块Speaker模块模块Speakera中的主要电路是中的主要电路是一个数控分一个数控分频器频器，它由一个初值可预置的加法计数器，它由一个初值可预置的加法计数器构成，当模块构成，当模块Speakera由端口由端口Tone获得一获得一个个2进制数后，将以此值为计数器的预置数，进制数后，将以此值为计数器的预置数，对端口对端口Clk12MHZ输入的频率进行分频，之输入的频率进行分频，之后由后由Spko

5、ut向扬声器输出发声。向扬声器输出发声。模块模块TONE模块模块Tone是音阶发生器，当是音阶发生器，当8位发声控制输位发声控制输入入Index中某一位为高电平时，则对应某一中某一位为高电平时，则对应某一音阶的数值将从端口音阶的数值将从端口Tone输出，作为获得该输出，作为获得该音阶的分频预置值；同时由音阶的分频预置值；同时由Code输出对应输出对应该音阶简谱的显示数码，如该音阶简谱的显示数码，如5，并由，并由High输出指示音阶高输出指示音阶高8度显示。度显示。增加乐曲自动演奏电路增加乐曲自动演奏电路在原设计的基础上，增加一个在原设计的基础上，增加一个Notetabs模块用于模块用于产生节拍

6、控制（产生节拍控制（Index数据存留时间）和音阶选择数据存留时间）和音阶选择信号，即在信号，即在Notetabs模块放置一个乐曲曲谱真值模块放置一个乐曲曲谱真值表，乐曲曲谱真值表放置于名为表，乐曲曲谱真值表放置于名为Music的的ROM模模块中。块中。由一个计数器来生成读取由一个计数器来生成读取ROM所需的地址数据，所需的地址数据，对对ROM以以4HZ的频率进行读取，实现控制此真值的频率进行读取，实现控制此真值表的输出，而由此计数器的计数时钟信号作为乐表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路

7、。乐曲自动演奏电路。需要说明：由于实验板上，只有50MHZ有源晶振，故将用50MHZ进行分频实现的时钟，在后续模块Speakera.v中再分频得到近似1MHZ时钟，要求自行设计50MHZ到的分频模块：系统需要4HZ频率读ROM，于是用50MHZ，分频得到4HZ频率。要求自行设计50MHZ到4HZ的分频模块：div_50_4HZ.v由于这两个分频模块仿真时间较长，故这部分不要求进行仿真不要求进行仿真。1、构建一个工程名为songer的工程由File-NewProjectWizard,弹出对话框，设置文件夹目录，Project名称。注意，1）不能将文件夹放置在软件安装目录下，应放在E盘或DATA盘

8、上2）要求以自己的学号作为文件夹名正确选择FPGA目标器件和EDA工具，这次设计的仿真工具采用Modelsim。分别输入和的VerilogHDL文本，进行综合和功能仿真，理解、验证模块功能。仿真激励文件生成在NewSourceWizard界面选择VerilogTestFixture,然后输入测试文件名选择要测试的模块测试文件相关设置完成后，按Finish，ISE即给出测试模块的框架根据框架，考虑测试的完备性，完善测试模块分别编写Notetabs.v、和的VerilogHDL测试文件，用Modelsim进行功能仿真、时序仿真。观察波形，理解模块实现的功能。下面讨论如何调用ROM的IPcore实现

9、对音乐的存储。IP核生成器的启动方法有两种，一种是在核生成器的启动方法有两种，一种是在【Projcet Navigator】中新建中新建Coregen IP类类型的资源型的资源(请参考第请参考第2章中工程的建立与管理章中工程的建立与管理)；另一种是直接在；另一种是直接在Windows界面下运行界面下运行【开始开始】【程序程序】【Xilinx ISE Design Suit 10.1】【ISE】【Accessories】【CORE Generator】命令。命令。本次设计采用第一种方法。本次设计采用第一种方法。首先打开电脑上的记事本，按照COE文件的格式要求输入梁祝音乐或者自己编辑的音乐数据，并

10、存盘。COE文件内容MEMORY_INITIALIZATION_RADIX=10;MEMORY_INITIALIZATION_VECTOR=3,3,3,3,5,5,5,6,8,8,8,9,6,8,5,5,12,12,12,15,13,12,10,12,9,9,9,9,9,9,9,0,9,9,9,10,7,7,6,6,5,5,5,6,8,8,9,9,3,3,8,8,6,5,6,8,5,5,5,5,5,5,5,5,10,10,10,12,7,7,9,9,6,8,5,5,5,5,5,5,3,5,3,3,5,6,7,9,6,6,6,6,6,6,5,6,8,8,8,9,12,12,12,10,9,9,1

11、0,9,8,8,6,5,3,3,3,3,8,8,8,8,6,8,6,5,3,5,6,8,5,5,5,5,5,5,5,5,0,0,0;选择IP(COREGenerate&ArchitectureWizard），输入IPcore名：Music弹出的界面，选择MemoryElementsinglePortBlockMemory选择ReadOnly存储器位宽：Width为4，深度：Depth为256按Next继续设定钩选LoadInitFile点击LoadFile按键，装载初始文件点击Generate按键生成ROM的IPCORE通过在文件中例化ROM文件，实现按照4HZ频率循环读取ROM的音乐节拍、频

12、率信号。编写顶层文件，将、和组合为一个系统，完成综合。由于、模块的仿真时间过长，所以顶层模块不需要仿真。引脚锁定NETclk_50MLOC=C9;NETCode1LOC=F12;NETCode1LOC=E12;NETCode1LOC=E11;NETCode1LOC=F11;NETHigh1LOC=E9;NETresetLOC=D18|pulldown;NETSpkoutLOC=D7;用发光管LD3LD0显示Code3Code0表示琴音简谱码，发光管LD5显示高8度，Spkout接J4的D7端口）。当程序下载到Spantan3E板上去后,通过外接扬声器可以听到乐曲。思考题思考题1、电路上应该满足哪些条件，才能用数字器件直接输出的方波驱动扬声器发声？2、如果演奏其他乐曲，程序应做哪些方面的改动？实验报告实验报告用仿真波形和电路原理图，详细叙述硬件电子琴的工作原理及其3个VerilogHDL文件中相关语句的功能，叙述硬件实验情况，说明硬件乐曲演奏电路的设计和实验方案。