集成信号发生器.ppt

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1、第第5章章 集成信号发生器集成信号发生器 5.1 模拟集成函数发生器模拟集成函数发生器 5.2 直接数字频率合成技术直接数字频率合成技术 5.3 基于基于FPGA的的DDS任意波形发生器任意波形发生器10/28/202215.1 模拟集成函数发生器模拟集成函数发生器5.1.1 由集成运放构成的方波和三角波发生器由集成运放构成的方波和三角波发生器5.1.2 由由ICL8038构成的集成函数发生器构成的集成函数发生器5.1.3 由由MAX038构成的集成函数发生器构成的集成函数发生器10/28/202225.1.1 由集成运放构成的方波和三角波发生器由集成运放构成的方波和三角波发生器第一级第一级A

2、1组成迟滞电压比较器，输出电压组成迟滞电压比较器，输出电压uo1为为对称的方波信号。对称的方波信号。图图5-1-1 方波和方波和三角波发生器三角波发生器第二级第二级A2组成积分器，输出电压组成积分器，输出电压uo为三角波信号。为三角波信号。10/28/20223 设稳压值为设稳压值为UZ，则比较器输出的高，则比较器输出的高电平为电平为+UZ，低电平为，低电平为-UZ。工作原理工作原理由图可得由图可得A1同相端的电压为同相端的电压为10/28/20224则可求得电压比较器翻则可求得电压比较器翻转时的转时的上门限电位为上门限电位为门限宽度为门限宽度为由于此电压比较器的由于此电压比较器的 u-=0，

3、令令 u+=0下门限电位为下门限电位为 10/28/20225当当t=0时，时，反相积分器的反相积分器的输出电压为输出电压为当当t=t1时，时，方波和三角波的方波和三角波的周期为周期为 10/28/20226方波和三角波的方波和三角波的频率为频率为改变改变UZ可改变输出电压可改变输出电压uo1、uo的幅度；的幅度；改变改变（R1/R2）的比值可的比值可改变周期或频率，同时改变周期或频率，同时影响三角波输出电压的影响三角波输出电压的幅度，但不影响方波输幅度，但不影响方波输出电压的幅度；出电压的幅度；改变改变n和和R4C1可改变频可改变频率，不影响输出电压幅率，不影响输出电压幅度。度。10/28/

4、20227图图5-1-2 方波和三方波和三角波的输出波形角波的输出波形 10/28/202281.ICL8038的性能特点和主要参数的性能特点和主要参数5.1.2 由由ICL8038构成的集成函数发生器构成的集成函数发生器ICL8038是精密波形产生与压控振荡器，是精密波形产生与压控振荡器，是一是一块单片多种信号发生器块单片多种信号发生器IC，它能，它能同时产生正弦同时产生正弦波、方波、三角波，波、方波、三角波，是一种性能价格比高的多是一种性能价格比高的多功能波形发生器功能波形发生器IC。因为因为ICL8038信号发生器是单片信号发生器是单片IC，所以制作，所以制作和调试均较简单、方便，也较为

5、实用、可靠，和调试均较简单、方便，也较为实用、可靠，人们常称其为实用信号发生器。人们常称其为实用信号发生器。10/28/20229ICL8038具有以下主要参数和主要特点具有以下主要参数和主要特点工作频率范围：工作频率范围：500kHz。波形失真度：不大于。波形失真度：不大于。同时有三种波形输出：正弦波、方波、三角波。同时有三种波形输出：正弦波、方波、三角波。单电源为单电源为+10V+30V，双电源为，双电源为5V15V。足够低的频率温漂：最大值为足够低的频率温漂：最大值为50ppm/C。改变外接改变外接R、C值，可改变输出信号频率范围。值，可改变输出信号频率范围。外接电压可调制或控制输出信号

6、频率和占空比。外接电压可调制或控制输出信号频率和占空比。使用简单，外接元件少。使用简单，外接元件少。10/28/2022102.ICL8038的内部结构和引脚排列的内部结构和引脚排列图图5-1-4 ICL8038的的 引脚排列图引脚排列图图图5-1-3 ICL8038的内部结构图的内部结构图10/28/202211ICL8038的引脚及其功能如下：的引脚及其功能如下：1脚脚SINADJ1、12脚脚SINADJ2：正弦波波形调整端。正弦波波形调整端。通常通常SINADJ1开路或接直流电压，开路或接直流电压，SINADJ2接电阻接电阻REXT到到V-，用以改善正弦输出波形和减小失真。，用以改善正弦

7、输出波形和减小失真。图图5-1-5 正弦波失真度调节电路一正弦波失真度调节电路一调节调节100k 电位器电位器RP，可以将正弦波的失真度可以将正弦波的失真度减小到减小到1。10/28/202212图图5-1-6 正弦波失真调节电路二正弦波失真调节电路二 当要求获得接近当要求获得接近失真度的正弦波时，失真度的正弦波时，在在6脚和脚和11脚之间接两脚之间接两个个100k 电位器电位器RP1、RP2。10/28/202213图图5-1-7 占空比占空比/频率调节电路一频率调节电路一2脚：脚：SINOUT，正，正弦波输出。振幅为弦波输出。振幅为UsinVS3脚脚TRIOUT：三角波三角波输出，幅度为输

8、出，幅度为VS。4脚脚DFADJ1、5脚脚DFADJ2：输出信输出信号重复频率和占空号重复频率和占空比调节端。比调节端。通常通常DFADJ1端接电阻端接电阻RA到到V+，DFADJ2端接电阻端接电阻RB到到V+，改变阻值可，改变阻值可调节频调节频率与占空比。率与占空比。10/28/202214图图5-1-8 占空比占空比/频率调节电路二频率调节电路二此电路可以此电路可以独立地独立地调节输出波形的上调节输出波形的上升和下降部分。升和下降部分。调节调节RP1时，时，可控制可控制三角波上升部分、正三角波上升部分、正弦波弦波270至至90部分、部分、方波的高电平部分。方波的高电平部分。调节调节RP2时

9、，时，则可调节输出波形的另外一半。则可调节输出波形的另外一半。调节时相互有影响，需反复调节几次。调节时相互有影响，需反复调节几次。10/28/202215输出波形频率输出波形频率6脚：脚：V+，正电源。，正电源。7脚：脚：FMBIAS，调频频偏。，调频频偏。8脚：脚：FMIN，调频电压输入端。，调频电压输入端。9脚：脚：SQOUT，方波输出。，方波输出。10脚：脚：定时电容端。定时电容端。11脚：脚：V-，负电源端或接地。，负电源端或接地。13脚、脚、14脚：脚：NC，空脚。，空脚。10/28/202216图图5-1-9 由由8038构成的多功能信号发生器构成的多功能信号发生器3.ICL803

10、8的应用电路的应用电路10/28/202217图图5-1-10 由由ICL 8038构成的线性压控器电路构成的线性压控器电路10/28/202218图图5-1-11 由由8038构成的可编程函数发生器构成的可编程函数发生器10/28/2022195.1.3 由由MAX038构成的集成函数发生器构成的集成函数发生器 MAX038是一种单片是一种单片高精度高频函数发生器，高精度高频函数发生器，输出输出信号频率范围是信号频率范围是20MHz，最高达最高达40MHz。用用MAX038构成的电路可产生构成的电路可产生高频的正弦波、矩形波、高频的正弦波、矩形波、三角波，三角波，输出波形具有较好高频特性。输

11、出波形具有较好高频特性。1.MAX038的内部结构和引脚功能的内部结构和引脚功能 由振荡器、振荡频率控制器、基准电压源、由振荡器、振荡频率控制器、基准电压源、正弦波合成器、电压比较器、相位比较器、多路正弦波合成器、电压比较器、相位比较器、多路模拟开关和放大器等部分组成。模拟开关和放大器等部分组成。10/28/202220图图5-1-12 MAX038的内部结构图的内部结构图图图5-1-13 MAX038 的引脚排列的引脚排列 10/28/202221MAX038的引脚及其功能的引脚及其功能1脚：脚：REF，参考电源。，参考电源。2脚、脚、6脚、脚、9脚、脚、11脚、脚、18脚：脚：GND，模拟

12、地。，模拟地。3脚：脚：AO，波形设定端，见表，波形设定端，见表5-1-1。4脚：脚：AI，波形设定端，见表，波形设定端，见表5-1-1。5脚：脚：COSC，外接振荡电容端。，外接振荡电容端。表表5-1-1 输出波形设置方法输出波形设置方法AOAI波波形形1正正弦弦波波00矩矩形形波波10三三角角波波10/28/2022228脚：脚：FADJ，频率调节端。，频率调节端。10脚：脚：IIN，振荡频率控制器的电流输入端。，振荡频率控制器的电流输入端。12脚：脚：PDO，相位比较器的输出端。，相位比较器的输出端。13脚：脚：PDI，相位比较器的输入端。，相位比较器的输入端。16脚：脚：DV+，数字电

13、路的，数字电路的+5V电源端。电源端。14脚：脚：SYNC，同步输出端。，同步输出端。15脚：脚：DGND，数字地端。，数字地端。17脚：脚：V+，正电源端。，正电源端。19脚：脚：OUT，波形输出端。，波形输出端。20脚：脚：V-，负电源端。，负电源端。7脚：脚：DADJ，占空比调节端。，占空比调节端。10/28/2022232.MAX038的应用电路的应用电路 图图5-1-14 MAX038的应用电路的应用电路19脚是波形输出端。脚是波形输出端。利用恒定电流向利用恒定电流向CF充电和放电，形成充电和放电，形成振荡，产生三角波振荡，产生三角波和矩形波。和矩形波。RP1的作用是调节的作用是调节

14、振荡频率。振荡频率。RP2是调节占空比。是调节占空比。10/28/202224图图5-1-15 5Hz5MHz函数发生器函数发生器10/28/202225 此此电路特点电路特点是外围元件少，功能多，可调元是外围元件少，功能多，可调元件少，工作稳定可靠。件少，工作稳定可靠。电路可根据需要从方波、正弦波和三角波中任选。电路可根据需要从方波、正弦波和三角波中任选。MAX038专用函数发生器，通过专用函数发生器，通过电流输入端电流输入端IIN的大的大小设定振荡频率，用电阻把基准电压变换成电流，小设定振荡频率，用电阻把基准电压变换成电流，用流经用流经FADJ端的电流微调频率。端的电流微调频率。C1C6是

15、定时电容，是定时电容，RP1电位器是用于设定频率。电位器是用于设定频率。5MHz属于高频信号，为了减小连线分布电容对工作属于高频信号，为了减小连线分布电容对工作电容的影响，增加了一个电容的影响，增加了一个50pF的的CTC半可变电容与半可变电容与75pF工作电容并联，以对高频进行校准。工作电容并联，以对高频进行校准。10/28/2022265.2 直接数字频率合成技术直接数字频率合成技术5.2.1 DDS的基本原理的基本原理 5.2.2 DDS的基本参数计算公式的基本参数计算公式 5.2.3 DDS各部分的具体参数各部分的具体参数 5.2.4 DDS芯片芯片AD9852 5.2.5 由由AD9

16、852构成的信号发生器构成的信号发生器 10/28/2022275.2.1 DDS的基本原理的基本原理频率合成技术包括传统的直接频率合成频率合成技术包括传统的直接频率合成(DS)、锁、锁相环间接频率合成相环间接频率合成(PLL)和直接数字频率合和直接数字频率合(Direct Digital Frequency Synthesis-DDFS，简，简称称DDS)。锁相环是一种反馈控制电路，其特点是：利用外锁相环是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入和相位。因锁相环可以实现输出

17、信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。跟踪电路。10/28/202228锁相环通常由鉴相器锁相环通常由鉴相器(PD)、环路滤波器、环路滤波器(LF)和压和压控振荡器控振荡器(VCO)三部分组成。三部分组成。锁相环中的鉴相器又称为相位比较器，它的作用锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成出的相位差信号转换成UD(t)电压信号输出，该信电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电号经低通滤波器滤波后形成压控

18、振荡器的控制电压压UC(t)，对振荡器输出信号的频率实施控制。，对振荡器输出信号的频率实施控制。10/28/2022295.2.1 DDS的基本原理的基本原理 DDS中相位累加器可在每一个时钟周中相位累加器可在每一个时钟周期来临时将频率控制字期来临时将频率控制字(TUNING WORD)所决定的相位量所决定的相位量M累加一次，累加一次，如果记数大于如果记数大于2N，则自动溢出，而只保留后面的，则自动溢出，而只保留后面的N位数字于累加器中。正弦查询表位数字于累加器中。正弦查询表ROM用于实现从相用于实现从相位累加器输出的相位值到正弦幅度值的转换，然后位累加器输出的相位值到正弦幅度值的转换，然后送

19、到送到DAC中将正弦幅度值的数字量转变为模拟量，中将正弦幅度值的数字量转变为模拟量，最后通过滤波器输出一个很纯净的正弦波信号。最后通过滤波器输出一个很纯净的正弦波信号。10/28/2022305.2.2 DDS的基本参数计算公式的基本参数计算公式 由于相位累加器是由于相位累加器是N比特的模比特的模2加法器，正弦查询加法器，正弦查询表表ROM中存储一个周期的正弦波幅度量化数据，中存储一个周期的正弦波幅度量化数据，所以频率控制字所以频率控制字M取最小值取最小值1时，每时，每 2N个时钟周期个时钟周期输出一个周期的正弦波。所以此时有：输出一个周期的正弦波。所以此时有：式中：式中：f0为输出信号的频率

20、；为输出信号的频率；fc为时钟频率；为时钟频率；N为累加器的位数。为累加器的位数。10/28/202231更一般的情况，频率控制字是更一般的情况，频率控制字是M时，每时，每(2N/M)个个时钟周期输出一个周期的正弦波。所以此时有：时钟周期输出一个周期的正弦波。所以此时有：为为DDS系统最基本的公式之一系统最基本的公式之一由此得输出信号的最小频率由此得输出信号的最小频率(分辨率分辨率)为：为：输出信号的最大频率为：输出信号的最大频率为：DAC 每信号周期输出的最少点数为：每信号周期输出的最少点数为：N 比较大时，对于很大范围内的比较大时，对于很大范围内的 M 值，值，DDS系统系统都可以在一个周

21、期内输出足够的点，保证输出波都可以在一个周期内输出足够的点，保证输出波形失真很小。形失真很小。10/28/2022325.2.3 DDS各部分的具体参数各部分的具体参数 相位累加器的位数相位累加器的位数N、数模转换比特数、数模转换比特数n、时、时钟频率钟频率fc及其稳定度、低通滤波器及其稳定度、低通滤波器(LPF)的特性等的特性等是决定是决定DDS系统指标的重要参数。系统指标的重要参数。如果要求如果要求DDS的输出频率范围为的输出频率范围为fominfomax，则则fc应大于应大于 fomax的的2倍，这是由倍，这是由Nyquist定理决定的。定理决定的。为了使输出波形更好，同时减少对低通滤波

22、器的为了使输出波形更好，同时减少对低通滤波器的参数要求，一般参数要求，一般fc至少取至少取fomax的的4倍以上。倍以上。相位累加器的位数相位累加器的位数N：10/28/2022335.2.4 DDS芯片芯片AD9852 AD9852具有频率转化速度快、频谱纯度高、具有频率转化速度快、频谱纯度高、工作温度范围宽、集成度高等特点。其工作电压为，工作温度范围宽、集成度高等特点。其工作电压为，片内有片内有420倍可编程时钟乘法电路，系统最高时倍可编程时钟乘法电路，系统最高时钟可达钟可达300MHz，输出频率可达，输出频率可达120MHz，频率转，频率转化速度小于化速度小于1 s。内部有。内部有12位

23、位D/A转化器、转化器、48位可位可编程频率寄存器和编程频率寄存器和14位可编程相位寄存器，具有位可编程相位寄存器，具有12位振幅调谐功能，能产生频率、相位、幅度可编程位振幅调谐功能，能产生频率、相位、幅度可编程控制的高稳定模拟信号。控制的高稳定模拟信号。10/28/20223410/28/202235AD9852的引脚定义的引脚定义引脚引脚 名称名称 描述描述 18 D7D0 8位双向并行编程数据输入，只能位双向并行编程数据输入，只能用于并行编程模式用于并行编程模式9,10,23,24,25,73,74,79,80 DVDD 3.3V数字电源数字电源 11,12,26,27,28,72,75

24、78 DGND 数字地数字地 13,35,57,58,63 NC 不连接不连接 1416 A5A3 对寄存器编程的并行地址输入端对寄存器编程的并行地址输入端（6位地址输入端位地址输入端A5:A0的一部分）的一部分），只能用于并行编程模式，只能用于并行编程模式 10/28/20223617A2/IO RESET 对寄存器编程的并行地址输入端（对寄存器编程的并行地址输入端（6位地址输位地址输入端入端A5:A0的一部分）的一部分）/IO RESET。A2仅被仅被用于并行编程模式。当选择串行模式时用于并行编程模式。当选择串行模式时IO RESET有效，当由于错误的编程协议引起无有效，当由于错误的编程协

25、议引起无应答反应时，可以复位串行通信总线。在这应答反应时，可以复位串行通信总线。在这种方式下复位串行总线不会影响其他的设置种方式下复位串行总线不会影响其他的设置和默认值。高电平有效。和默认值。高电平有效。18A1/SDO 对寄存器编程的并行地址输入端（对寄存器编程的并行地址输入端（6位地址输位地址输入端入端A5:A0的一部分）的一部分）/单向串行数据输出端。单向串行数据输出端。A1仅应用在并行程序模式下。在串行模式下仅应用在并行程序模式下。在串行模式下SDO用于用于3线串行通信模式线串行通信模式 19A0/SDIO 对寄存器编程的并行地址输入端（对寄存器编程的并行地址输入端（6位地址输位地址输

26、入端入端A5:A0的一部分）的一部分）/双向串行数据输入双向串行数据输入/输输出端。出端。A0仅应用在并行编程模式下。仅应用在并行编程模式下。SDIO用用于于2线串行通信模式线串行通信模式 10/28/20223720I/O UD CLK 双向双向I/O更新时钟。在控制寄存器里设定更新时钟。在控制寄存器里设定方向。如果选择输入，时钟上升沿把方向。如果选择输入，时钟上升沿把I/O缓冲器内的数据传输到程序寄存器中。如缓冲器内的数据传输到程序寄存器中。如果选择输出果选择输出(缺省缺省)，持续，持续8个系统时钟周个系统时钟周期的输出脉冲（由低到高）表明已经发生期的输出脉冲（由低到高）表明已经发生内部频

27、率更新内部频率更新 21WR/SCLK写并行数据到写并行数据到I/O口缓冲器，与口缓冲器，与SCLK复用复用此端口。串行时钟信号与串行总线相关联，此端口。串行时钟信号与串行总线相关联，时钟上升沿记录数据。当选择并行模式时时钟上升沿记录数据。当选择并行模式时WR起作用。该引脚的模式依赖于引脚起作用。该引脚的模式依赖于引脚70的状态的状态(S/P SELECT)22RD/CS 从程序寄存器中读取数据，与从程序寄存器中读取数据，与CS复用此端复用此端口。片选信号与串行总线关联，低电平有口。片选信号与串行总线关联，低电平有效。当选择并行模式时效。当选择并行模式时RD起作用起作用 10/28/20223

28、829FSK/BPSK/HOLD 多功能引脚。功能由程序控制寄存器选多功能引脚。功能由程序控制寄存器选择的操作模式决定。若选择择的操作模式决定。若选择FSK模式，模式，逻辑低选择逻辑低选择F1，逻辑高选择，逻辑高选择F2。若选择。若选择BPSK模式，逻辑低选择相位模式，逻辑低选择相位1，逻辑高，逻辑高选择相位选择相位2。在。在CHIRP模式下，逻辑高模式下，逻辑高激活保持功能，使频率累加器保持在当激活保持功能，使频率累加器保持在当前位置，逻辑低时恢复或开始累加前位置，逻辑低时恢复或开始累加 30OSK 输出波形键。必需首先在程序控制寄存输出波形键。必需首先在程序控制寄存器中设定此引脚。逻辑高使

29、输出的余弦器中设定此引脚。逻辑高使输出的余弦波形以设定的频率，从波形以设定的频率，从0刻度到满刻度变刻度到满刻度变化。逻辑低使输出的余弦波形以设定的化。逻辑低使输出的余弦波形以设定的频率，从满刻度到频率，从满刻度到0刻度变化刻度变化 31,32,37,38,44,50,54,60,65 AVDD 3.3V模拟电源模拟电源 33,34,39,40,41,45,46,47,53,59,62,66,67 AGND 模拟地模拟地 10/28/20223936VOUT 内部高速比较器的非反向输出端。被设计驱动内部高速比较器的非反向输出端。被设计驱动10dBm和和50欧标准欧标准CMOS负载。负载。42V

30、INP 正电压输入。内部高速比较器的非反向输入端。正电压输入。内部高速比较器的非反向输入端。43VINN 负电压输入。内部高速比较器的反向输入端。负电压输入。内部高速比较器的反向输入端。48IOUT1 余弦余弦DAC的单极电流输出。的单极电流输出。49IOUT1 互补余弦互补余弦DAC的单极电流输出。的单极电流输出。51IOUT2 互补余弦互补余弦DAC的单极电流输出。的单极电流输出。52IOUT2 余弦余弦DAC的单极电流输出。的单极电流输出。55DACBP 为两个为两个DAC公用旁路电容连接引脚。在这个引脚和公用旁路电容连接引脚。在这个引脚和AVDD间接间接0.01uf电容可以改善谐波畸变

31、和电容可以改善谐波畸变和SFDR。允许不连接，。允许不连接，但在但在SFDR下会引起轻微的降低下会引起轻微的降低 56DAC Rset 为两个为两个DAC公用连接引脚。用于设定满刻度输出电流值。公用连接引脚。用于设定满刻度输出电流值。Rset=39.9/Iout。范围从。范围从8k(5mA)到到2k(20mA)10/28/20224061PLL FITER 滤波器滤波器 64DIFF CLK ENABLE REFCLK差分使能端。高电平使能差分时钟输入，差分使能端。高电平使能差分时钟输入，REFCLK和和 68差分时钟信号中的一个（相移）。当单端时钟模式时，差分时钟信号中的一个（相移）。当单端

32、时钟模式时，此引脚应该设为高电平或低电平。此引脚应该设为高电平或低电平。69REFCLK 单端参考输入时钟或差分时钟信号中的一个。在差分单端参考输入时钟或差分时钟信号中的一个。在差分参考时钟模式，两个输入可以是参考时钟模式，两个输入可以是CMOS逻辑电平或高逻辑电平或高于以于以1.6v直流为中心，直流为中心，400mVp-p的方波或正弦波的方波或正弦波 70S/P SELECT 串行模式和并行模式选择端串行模式和并行模式选择端 71MASTER RESET 初始化串行初始化串行/并行程序总线，并设置控制寄存器到由并行程序总线，并设置控制寄存器到由缺省值定义的空闲状态。逻辑高有效。上电启动时，缺

33、省值定义的空闲状态。逻辑高有效。上电启动时，必需对该引脚进行正确的操作必需对该引脚进行正确的操作 10/28/2022415.2.5 由由AD9852构成的信号发生器构成的信号发生器 该系统中，由该系统中，由TMS320LF2407作控制器，采取作控制器，采取串口连接方式，利用串口连接方式，利用TMSLF2407A片内的串行外设片内的串行外设接口接口(SPI)控制控制AD9852，通过，通过5个端口即可实现串个端口即可实现串行数据的传输控制。行数据的传输控制。10/28/202242 RD/CS是复用信号，在串行工作状态下是复用信号，在串行工作状态下CS作作为为AD9852串行总线的片选信号，

34、串行总线的片选信号，I/O RESET是串是串口总线复位信号，口总线复位信号，SCLK是串口时钟信号，系统是串口时钟信号，系统采用的是采用的是2线串口通信模式，使用线串口通信模式，使用SDIO端口进行端口进行双向输入输出操作，双向输入输出操作，I/O UD是更新时钟信号。是更新时钟信号。10/28/202243SCLK的前的前8个上升沿对应于指令周期，在指令周个上升沿对应于指令周期，在指令周期中，用户向期中，用户向AD9852的串口控制器发送命令字来的串口控制器发送命令字来控制，随后进行的是串行数据传输。控制，随后进行的是串行数据传输。数据传输周期从数据传输周期从SCLK的第的第9个上升沿开始

35、，输入个上升沿开始，输入数据在时钟上升沿写入，输出的数据则在时钟的数据在时钟上升沿写入，输出的数据则在时钟的下降沿读出。由串口传送的数据首先被写入下降沿读出。由串口传送的数据首先被写入I/O缓缓存寄存器中，当系统接收到有效的更新信号时，存寄存器中，当系统接收到有效的更新信号时，才将这些数据写入内部控制寄存器组，完成相应才将这些数据写入内部控制寄存器组，完成相应的功能。的功能。AD9852的串行通信周期分为的串行通信周期分为2个阶段个阶段10/28/202244给系统上电，由给系统上电，由DSP向向AD9852发出复位信号，此发出复位信号，此信号需要至少保持信号需要至少保持10个参考时钟周期的高

36、电平个参考时钟周期的高电平将将S/P SELECT置置0，选择串行数据输入方式，选择串行数据输入方式给给AD9852发送控制字，使发送控制字，使AD9852工作状态由缺工作状态由缺省的内部更新时钟模式改变成外部时钟更新模式省的内部更新时钟模式改变成外部时钟更新模式将将AD9852时钟倍频器工作的控制字写入时钟倍频器工作的控制字写入AD9852的的I/O缓冲寄存器中，然后由缓冲寄存器中，然后由DSP发出外部更新时发出外部更新时钟，更新钟，更新AD9852内部控制寄存器内部控制寄存器DSP发出外部更新信号，至少等待发出外部更新信号，至少等待1ms时间使时间使AD9852内部锁相环锁定。然后由内部锁

37、相环锁定。然后由DSP发送有关信发送有关信号波形参数给号波形参数给AD9852，对其内部控制寄存器的内，对其内部控制寄存器的内容进行同步更新。容进行同步更新。AD9852的控制流程如下：的控制流程如下：10/28/2022455.3 基于基于FPGA的的DDS任意波形发生器任意波形发生器 目前利用专门目前利用专门DDS芯片开发的信号源比较多，芯片开发的信号源比较多，它们输出频率高、波形好、功能也较多，但它的它们输出频率高、波形好、功能也较多，但它的ROM里一般都只存有一种波形里一般都只存有一种波形(正弦波正弦波)，加上，加上一些外围电路也能用它产生少数几种波形，但速一些外围电路也能用它产生少数

38、几种波形，但速度受到很大的限制，因此它使用不是很灵活，为度受到很大的限制，因此它使用不是很灵活，为了增加他的灵活性，可以采用了增加他的灵活性，可以采用FPGA实现实现DDS技技术，把术，把DDS中的中的ROM 改用改用SRAM，SRAM作为一作为一个波形抽样数据的公共存储器，只要改变存储波个波形抽样数据的公共存储器，只要改变存储波形信息的数据，就可以灵活地实现任意波形发生形信息的数据，就可以灵活地实现任意波形发生器。器。10/28/202246DDS系统是设计的关键，主要由相位累加模块、系统是设计的关键，主要由相位累加模块、地址总线控制模块、数据总线控制模块以及波形地址总线控制模块、数据总线控

39、制模块以及波形数据存储器数据存储器SRAM等组成。等组成。其中相位累加模块、地址总线控制模块和数据总其中相位累加模块、地址总线控制模块和数据总线控制模块都是在线控制模块都是在FPGA上实现。上实现。相位累加器是整个相位累加器是整个DDS系统运转的关键，其设计系统运转的关键，其设计的好坏直接影响到整个系统的功能，它实质上是的好坏直接影响到整个系统的功能，它实质上是1个带反馈的个带反馈的N位加法器，把输出数据作为另一路位加法器，把输出数据作为另一路输入数据与送来的频率控制字进行连续相加，产输入数据与送来的频率控制字进行连续相加，产生有规律的生有规律的N 位地址码。位地址码。该系统主要由该系统主要由DDS 系统、数模转换以及输出信号系统、数模转换以及输出信号调理等部分组成，由单片机控制，外加键盘及显调理等部分组成，由单片机控制，外加键盘及显示等人机接口部分。示等人机接口部分。10/28/20224710/28/202248本章结束本章结束10/28/202249